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Split-gate DMOS作为一种槽栅型MOSFET结构,采用电荷平衡原理,通过适当提高外延层掺杂浓度以减小导通电阻;利用屏蔽栅降低了Cgd/Ciss,改善了器件的dv/dt能力。Split-gate DMOS还拥有出色的FOM(RDS*Qg)值,特别是在低压功率MOSFET领域独树一帜。目前以英飞凌、Fairchild等为代表的国外半导体公司已经开发出成熟的split-gate DMOS工艺线,并发展多代split-gate DMOS产品,无论在产品特性还是在工艺水平上都领先于国内。国内自主研发产品的参数和国外同类产品相比还有一定差距。因此自主研发一款基于0.13μm工艺的split-gate DMOS对于丰富国内的高性能低压DMOS系列产品具有很大的意义。本文首先根据设计要求,运用电参数仿真软件MEDICI进行了split-gate DMOS的结构仿真。基于split-gate DMOS的基本理论分析,对结构的几个重要尺寸如元胞尺寸、漂移区浓度、屏蔽栅长度等参数进行了优化设计和详细的分析。得到优化后的元胞耐压BV=59.7V,比导通电阻Ron,sp=3.3×10-4Ω·cm2,阈值电压Vth=2.8V,栅漏电容Cgd=1.22×10-3 pF/μm2。最后将split-gate DMOS和具有类似结构参数的UMOSFET和CC-MOSFET进行主要电学参数对比,分析总结本文设计的split-gate DMOS的优势。本文还基于0.13μm工艺生产线以及之前的器件结构仿真结果,使用电参数仿真软件TSUPREM4对split-gate DMOS进行了工艺设计。特别是对器件中的屏蔽栅和控制栅的制作方法进行了详细阐述,并基于该工艺流程对pbody的注入剂量、推结时间等重要参数进行了拉偏仿真,并在优化工艺步骤基础上设计了一种终端结构。工艺优化后split-gate DMOS结构元胞耐压BV=66.3V,比导通电阻Ron,sp=3.3×10-4Ω·cm2,阈值电压Vth=3.1V,栅漏电容Cgd=1.29×10-3 pF/μm2,终端耐压63.4V。文章最后提出一种改良型split-gate DMOS结构,在保证同等耐压的情况下优化元胞的电容参数,同时导通电阻没有明显增加。仿真结果表明本文设计的“基于0.13μm工艺的split-gate DMOS”工艺设计合理,器件的各项电学参数达到设计要求。