随着特征尺寸的不断微缩，传统体硅平面器件在20nm节点几乎达到了技术极限。具有更好微缩特性的体硅FinFET多栅器件成为近年来学术界和产业界的研究重点。面向产业化主流技术的需要，本文首先结合中国科学院微电子所研发的16-14nm体硅FinFET集成工艺进行了器件关键参数的设计与优化;然后研究了体硅FinFET器件在10nm及其以下节点的可微缩特性和技术挑战;针对未来技术挑战，设计与研究了介质隔离FinFET、“后纳米线沟道”环栅器件和堆叠（准）纳米线器件等新型高级多栅器件。　　面向产业化主流应用的体硅FinFET器件集成工艺，本文结合器件仿真运用“三分法”进行器件关键参数的设计与优化:优化了形成防穿通阻挡层和源漏扩展区的工艺参数;运用锗预非晶化注入和晕环注入抑制PMOS器件的硼横向穿通;针对大规模阵列FinFETs，特殊设计了源漏扩展区离子注入的参数以及应力增强技术。上述参数优化结果被应用到8英寸和12英寸16-14nm体硅FinFET器件的工艺集成实验中，取得了良好的器件结果。　　在上述优化的体硅FinFET器件设计基础上，本文结合国际主流工艺的发展趋势和预期参数指标，研究了体硅FinFET器件在10nm及其以下节点将遇到的主要技术挑战:(1)超短栅长情况下寄生沟道穿通漏电流的控制，(2)Fin宽度的减小导致的驱动性能退化，(3)电学参数的变异性控制，(4)阈值电压的动态调节。　　结合上述挑战，本文论证了在10nm及以下节点进行高级多栅器件设计与研究的必要性，并对其具体实现进行了探索性研究。首先分别讨论了上述新型高级多栅器件的设计方法，然后进行了参数优化和微缩特性分析，并通过开发新工艺技术和集成方法，在实验上成功制备了具有优良电学特性的新型高级多栅器件。　　通过开发新型Fin刻蚀工艺，在体硅衬底上制备了具有自对准特性的介质隔离FinFET器件。该器件具有优异的亚阈值特性(Lg=27nm，SS=74mV/dec，DIBL=53mV/V)，其最小漏电流(5E-12A/um)比传统体硅FinFET器件减小两个数量级。而且该器件表现出类似SOI-FinFET的衬底偏置效应（其体因子可提高至60mV/V），尤其适用于低功耗移动电路。　　基于介质隔离FinFET器件，进一步开发了在替代栅中形成环栅纳米线沟道的新型工艺方法，并成功制备了具有优异亚阈值特性（Lg=100nm，SS=64mV/dec，DIBL=24mV/V）的环栅纳米线器件。同时结合TCAD仿真研究了三维堆叠环栅（准）纳米线器件在先进工艺节点的微缩潜力和性能优势。　　综上所述，本文提出的多种新型多栅器件（介质隔离FinFET、环栅纳米线器件）制造方法与体硅FinFET工艺具有较好的兼容性，为工业界继续研究与发展多栅器件技术至10nm及以下节点提供了有借鉴意义的新思路。