集成电路复杂度的提高和半导体制造工艺的发展使得单个芯片上所能集成的器件数量越来越多，造成了功耗迅速增加和芯片内布线更加复杂，使得集成电路性能的提升遇到了挑战。为了进一步提高芯片集成度和工作速度，研究人员提出了三维集成电路。三维堆叠提升了芯片性能，减小了面积和延迟，被认为具有广阔的发展前景。然而，对三维集成电路的研究刚处于起步阶段，面临着许多挑战。在三维芯片内一般使用数量巨大的过硅通孔（Through-Silicon-Vias，TSVs）作为互连线，但由于半导体制造工艺水平的限制，TSVs在制作过程中会不可避免出现故障，导致芯片失效。容错技术作为一种故障修复手段可以大大提高系统的可靠性，所以在三维集成电路中采用可配置容错技术对故障TSV进行容错，使芯片能够继续正常工作。针对故障TSV，本文提出了多链式可配置容错结构。在该结构中，将多个TSVs划分为一个TSV链，每四个TSV链划分为一个TSV块，然后在每一个TSV块中增加两个冗余TSVs。当出现故障TSV时，对电路结构进行重组，使冗余TSV代替故障TSV正常传输信号，完成故障TSV的容错。这种结构与已有故障TSV容错结构相比降低了冗余TSV个数，减少了容错结构的复杂度并且提高了故障TSV的修复率。然而三维芯片内TSV数量已经很多，采用多链式可配置容错结构，每个TSV块都要新增加若干冗余TSVs，面积开销较大；此外在容错结构的关键路径上额外增加了多路选择器和三态门，也增加了信号延迟。为了进一步减少冗余TSV个数，减少芯片面积和降低延迟，本文提出了基于交叉开关结构的可配置容错结构。通过将TSVs划分为多个TSV链后与交叉开关单元互连，当TSV链中出现故障TSV时，通过配置交叉开关控制信号以完成故障TSV的容错。实验数据表明，该结构不仅TSV修复率较高，而且可以有效减少冗余TSV个数和降低信号延迟。