随着集成电路工艺特征尺寸的不断缩小，芯片的速度、规模、复杂度都不断提高；但与此同时芯片功耗也显著增加。延长便携设备电池使用时间、降低芯片成本、提高芯片可靠性都要求实现低功耗设计。　　 在集成电路工艺特征尺寸进入超深亚微米后，芯片物理设计显得尤为重要。特别是在低功耗设计中，由于特殊低功耗单元的应用，使得物理设计面临许多新的困难，此时新工具和新设计流程对于低功耗设计成功有很重要的帮助。　　 基于上述原因，本论文主要开展了以下工作：　　 1.分析CMOS电路功耗和计算方法，并从系统、寄存器传输级和门级等不同层次分别介绍和分析降低功耗的方法。　　 2.重点分析多电压、多阈值、门控时钟三种技术的可行性、对设计流程的影响以及多种实现方案。　　 3.以实验室的科研项目Costarn DSP为基础，使用UMC130nm工艺和CADENCE SOC ENCOUNTER设计平台，选用多电压、多阈值、门控时钟三种先进技术成功实现综合、布局布线的低功耗设计流程。　　 4.在综合过程中分别比较和说明这三种方法对于功耗、面积、流程的影响。在布局布线完成后的功耗分析结果充分证实了该低功耗流程能有效降低设计功耗。　　 5.在多电压设计过程中进行特殊的布图和电源规划，并对穿越不同电压区的信号插入电压转换单元，控制其在电压区中的布局。