随着半导体集成工艺和制造工艺的不断发展，集成电路的规模越来越大，片上网络（Network-on-Chip, NoC）作为下一代大规模集成电路设计的主流技术，其发展受到了平面结构的限制。而3D IC技术日渐完善，一些学者提出了NoC与3D IC技术融合而成的3D NoC技术，其已成为解决二维架构片上网络瓶颈问题的可靠方案。但是3D NoC的复杂度、集成度以及IP核数量的增加，使得IP核的测试面临着效率低、测试调度复杂、成本高等问题。测试规划是提高测试效率的有效方法，如何开拓新思路研究新方法，提出一种高效的测试规划方案对3D NoC技术的发展具有重要的现实意义。　　本文在研究3D NoC基本结构和与IP核测试相关技术的基础上，基于重用NoC作为测试存取机制（Test Access Mechanism，TAM）的并行测试方法，针对IP核测试数据传输带宽与TAM带宽不匹配的问题，提出带分复用方法对单一TAM实施动态细分，使得多个核的测试数据可以共享同一物理TAM并行传输。并结合3D NoC结构设计二维编码建立带宽分配和测试顺序模型，采用多种群遗传模拟退火算法（Multi-population Genetic-Simulated Annealing Algorithm，MPGSAA），在总功耗、层功耗双重约束以及带宽约束下对 IP核的带宽分配和测试调度顺序进行双重优化，提高并行测试效率以获得最短测试时间。算法中针对测试调度顺序优化设计移位互换杂交策略，并运用精英配对方法加快种群寻优速度，设计求精操作进一步优化测试时间，通过比较、淘汰、替换机制加强种群间交流，增加种群多样性，避免算法陷入局部最优。　　最后以IT’C02标准电路集作为实验对象实施仿真测试。实验主要针对采用带分复用方法与单一TAM只传输单个IP核的测试数据的方法对相同测试电路实施测试规划的结果进行比较分析；研究了选取不同数量的TAM对测试时间的影响，以及不同测试功耗限制的选择对测试结果的影响。实验结果表明采用带分复用方法对3D NoC实施测试规划能有效地减小系统测试时间、降低资源占用、提高测试效率。