嵌入式加密芯片作为加密算法实现的重要载体之一,在信息安全领域所面临的挑战不仅来自理论上的攻击,还存在针对其物理实现的攻击。即使数据加密,仍不能保证传输过程中的正确性和可靠性。如何在攻击者恶意注入错误攻击之后能够自身检测和修复是当前信息安全领域的研究热点。本文重点研究高级加密标准(AES)算法,在对AES的容错技术进行分析之后,发现具备容错功能的AES算法的硬件实现存在占用面积大、纠错率低、应用不灵活等问题。因此,本文提出了两种改进方法:首先,提出了一种GF(24)域上针对AES加密的错误检测方案。该方案实现简单,应用灵活,优化了在AES实现中资源占用最多的S-盒模块在GF(24)域上的错误检测实现,有效减少了S-盒所需的硬件面积。另外,本文对新的S-盒和AES的错误检测的结构设计进行了详细描述。其次,结合AES的工作模式,提出一种基于里德所罗门(RS)编码的AES容错方案。该方案采用了一种应用广泛的纠错码技术—RS编码,对经过AES加密的数据信息进行信道编码,有效的保证了数据在信道传输中的正确性和可靠性,具有较强的纠错能力和抗干扰能力。另外,本文对选取的AES工作模式和RS编码模块设计进行详细描述。最后,本文在FPGA平台上实现了上述所提出的两种方案,并进行了仿真和验证。通过实验结果表明:GF(24)域上基于AES的错误检测方案具有面积小、成本低的优点,基于RS码的AES容错方案在只增加少量硬件资源的情况下,具有高纠错率、高可靠性、高安全性的优点。