逐次逼近型(SAR)ADC由于其结构简单、功耗低、易集成等优点,广泛应用于传感网络、生物芯片等低功耗领域。SAR ADC中的功耗主要来源于三部分:DAC电容阵列、数字控制逻辑以及比较器部分。本文以设计一款10bit200KSPS超低功耗SARADC为目标,从比较器、DAC电容阵列两方面提出降低功耗的优化方法。基于10bit超低功耗SAR ADC的应用需求,本文提出一种基于二进制加权电容DAC阵列的动态比较器失调校准技术,并基于65纳米CMOS工艺设计实现了一款低功耗低失调动态比较器。基于版图数据的模拟仿真结果表明,在1.2V的工作电压下,该校准技术可以将失调电压降低至0.25mV以内,功耗为0.33μW,功耗开销增大57%。虽然功耗略有增大,但这样的开销是值得的。此外,本文提出一种带错误补偿机制的两级电容开关时序方案,并基于65纳米CMOS工艺设计实现了两款SAR ADC,一种基于Switchback开关时序方案,一种基于两级电容开关时序方案,通过版图数据的模拟仿真结果对两款SAR ADC性能做比较,仿真结果显示SAR ADC的平均转换功耗降低35.6%,有效位数增大1.7%,说明带错误补偿机制的两级电容开关时序在保证性能(如有效位数)的基础上可以有效降低SAR ADC整体功耗。