三维集成电路通过硅通孔技术将竖直方向堆叠的多层裸片进行连接,不仅提高了芯片的集成密度,还拥有高带宽、低功耗以及异构集成等优势。作为下一代芯片设计的主流技术,三维集成电路将为半导体工业的发展带来巨大的动力。但是,三维集成电路在其制造工艺、测试、热管理、互连设计和CAD算法与工具等方面也面临着全新的挑战。在芯片的生产过程中,不成熟的制造工艺极易给片间传输线带来大量的物理缺陷,这些缺陷越晚被发现所造成的损失就会越大。在芯片的使用过程中,电迁移和热应力也会导致片间传输线发生某些物理缺陷,这些缺陷同样会导致芯片失效。因此,三维集成电路的生产良率和正常工作时的可靠性都和片间传输线的质量密切相关。而现有的三维集成电路片间传输线的绑定前测试和在线测试方法仍存在许多不足。为了保证三维集成电路的商业可行性,片间传输线测试技术必须得到进一步的改善。为了解决上述问题,本文提出了完备的片间传输线绑定前测试和在线测试方案以提高芯片良率和可靠性。绑定前测试方面,提出了CAF-WAS(Charge and Float,Wait and Sample)和脉宽缩减两种方法;在线测试方面,提出了分布式游标的方法。本文的主要贡献如下:1)基于CAF-WAS的绑定前硅通孔测试。硅通孔(TSV)发生开路故障和短路故障会降低三维集成电路的可靠性和良率,因此对绑定前的TSV测试尤为重要。一种新的基于CAF-WAS的绑定前TSV故障测试方法被提出。伪泄漏路径思想的提出,解决了现有CAF-WAS方法不能对开路故障进行测试的问题。另外,重新设计了等待时间产生电路,降低了测试时间开销。HSPICE仿真结果显示,该方法能准确预测开路和短路故障的范围,测试时间开销仅为现有同类方法的25%。2)基于脉宽缩减的绑定前硅通孔测试。现有的绑定前硅通孔测试技术有故障覆盖率不足、面积开销大和测试时间长等缺点。针对这些问题,一种基于脉宽缩减的绑定前硅通孔测试方法被提出。硅通孔缺陷导致其延时发生变化,上升时间和下降时间被独立的转换成脉冲宽度,然后脉冲缩减机制被用来把脉冲宽度转化化为数字码,与无故障的参考值进行比较以判断故障情况。该方法不仅在单一故障的测试中拥有较大的检测范围,还可以诊断开路故障和短路故障同时存在的多故障现象。实验结果表明,脉宽缩减测试方法在故障覆盖率、测量范围、面积开销和测试时间多方面都要优于现有方法,同时也拥有良好的可靠性。3)基于分布式游标法的片间传输线测试。为解决现有片间传输线测试方法适用性差、面积开销大和分辨率不稳定等问题,提出基于分布式游标法的传输线测试方法。首先根据传输线的数量和分布情况择优选择普通游标和环形游标两种游标结构。然后把游标延时线的所有延时单元平均分配给每根传输线,使所有传输线共享一条游标延时线。最后将传输线延时量化为数字码输出。实验结果表明,与现有方法相比,该方法综合考虑了测试时间和面积开销,满足了复杂集成电路设计的实际需要。使用2种游标结构的分布式测试方法面积开销分别减少了52.6%和23.7%。在相邻传输线间距离发生变化时,测试分辨率的稳定性提高了70%。