非二进制BCH码中最重要、最常用的子类是RS码。RS码在纠正随机符号错误和随机突发错误方面非常有效,因此被广泛应用于通信和数据存储系统中以进行差错控制,应用领域涵盖从深空通讯到高密度磁盘等多个方面。以RS码做为外码,简单二进制码做为内码的级联方式在降低译码复杂度的同时,能够提供很高的数据可靠性。论文基于ModelSim、Quartus 9.0等EDA工具进行开发,设计RTL代码,进行仿真(前仿和后仿)、测试及验证,同时实现了模块化的设计,系统结构共划分为校正子计算单元、错误位置多项式计算单元、错误位置搜索单元、错误估值计算单元以及纠错单元五个具体模块。论文对RS译码的BM算法进行分析研究,提出了RS译码加速器的系统结构框图,实现了伽罗华域扩域的构造以及RS译码过程中伴随式的计算、求解错误位置多项式、确定错误位置、求解错误数值等过程。设计完成了RS译码加速器的硬件设计方案,实现了伽罗华域运算中常用的加法、乘法的电路,针对RS译码的每一步分析可能的运算量及实现方式,得出电路实现结构。通过仿真得出RS译码加速器的输入接口时序、输出接口时序及一些波形信号；最后对RTL代码进行FPGA综合得出综合结果。