为了满足人们日益增长的数据传输需求,高速串行通信(SerDes)以其成本低、抗干扰能力强等优势受到广泛关注。扩频时钟发生器是链路中重要的模块,其抖动对系统的误码率至关重要,尤其是使用有效抑制电磁干扰的扩频技术带来的额外抖动。以高稳定性、高可靠性和低功耗、低抖动实现扩频时钟是高速SerDes中待解决的问题之一。本文首先介绍扩频时钟发生器的理论基础,环路分析中给出了SerDes中常见参数的解释及数学表达式。针对扩频时钟发生器的子模块,分别提出了噪声分析方法及削减方式,以及系统线性度补偿方案。此外,本文还详细推导了无线射频中常见的相位噪声、参考杂散等指标与有线通信中随机性抖动、确定性抖动数的映射关系。最后,针对扩频时钟发生器中常出现的三种待解决问题提出了关键技术方案,包含高可靠性的扩频调制技术、满足兼容性的频率拓展技术、压控振荡器温度自适应技术。为了验证技术方案的可行性,本课题在PCIe-Gen4.0物理层协议下实现全部电路设计及版图设计。采用GF FD-SOI 22nm工艺进行验证,本文设计的扩频时钟发生器能够在8GHz输出的情况下有效实现18.6dB频谱峰值衰减及0.75%调制深度,将随机性抖动和确定性抖动分别减小至286fS和278fS,核心功耗低至8.98mW,输出占空比为50±0.1%,带宽能够覆盖1.18-8.95MHz。