随着微电子技术的迅速发展、芯片集成度的不断提高以及电路板复杂性的不断增加,传统的测试模型和测试方法已经不能满足当前的测试要求,测试费用急剧增加。测试人员根据已经设计好的系统来制定测试方案的方法已经不适应实际测试要求。基于以上考虑,本文从如何有效提高可测试性、减轻对自动测试设备的依赖和要求,结合应用对数字电路和存储器的可测试性设计进行了重点研究。首先本文介绍了可测试性设计(Design-For-Testability ,DFT)的内涵和方法,可测试性设计有两种方法:专用可测试性设计和结构化可测试性设计(边界扫描和内建自测试);研究了SCOAP测度和算法,分析了提高电路可测试性的方法。其次,本文对边界扫描法的原理,电路实现方法和边界扫描的描述语言(BSDL)进行了分析,对8位D触发器进行了边界扫描设计,给出了原代码和TAP控制器的仿真波形。再次,本文重点研究了可测试性设计的一种经济、实用的方法:内建自测试(Build-In Self -Test, BIST),包括随机逻辑BIST和存储器BIST;通过将测试生成及响应分析逻辑置入电路的内部,具有BIST功能的电路无须外部支持即可产生测试激励、分析测试响应,从而可使数字系统的测试和诊断快速而有效的进行。本文介绍了内建自测试的原理,测试算法和电路实现方法,对8位行波进位加法器进行了随机逻辑BIST设计,对容量为16*8的ROM和RAM进行了存储器BIST设计。上述BIST设计的测试矢量生成电路、被测内核、特征分析电路和内建自测试控制电路在同一芯片内用FPGA进行了实现,在软件MAX+PLUS II中仿真实现了BIST设计,结果表明该方法是正确、有效和快速的。总之,低测试代价和高故障覆盖率的芯片可测性设计方法将是系统级芯片进一步发展的要求和保障。