三维集成电路通过垂直集成极大地提升了晶体管的集成数量,被认为是能够延续摩尔定律的一项重要技术。相比传统的线绑定互连,3D IC具有多个显著的优点,包括较小的外形尺寸,较高的互连带宽,较低的功耗以及异构集成。据估计,垂直互连可以减少一半功耗,增加八倍带宽以及减少35%的存储器容量。然而,三维集成电路垂直绑定多个晶片,集成度远高于二维芯片,但由于封装管脚只能置于芯片四周,因此3D IC封装管脚数与二维芯片基本相同,因此分配给每个模块的测试资源相对变少,可控制性、可观察性均下降,使得传统面向二维芯片的可测试性设计不足以测试三维集成电路中的故障。3D IC测试流程中的中间绑定测试是传统2D IC测试流程中所没有的测试阶段,中间绑定测试流程复杂且测试时间较长。目前TSV制造工艺尚不成熟,是容易受制造缺陷影响的敏感单元,TSV良率有待提高,而且,TSV数目较多,随着堆叠晶片数量的增加,TSV失效造成的芯片良率损失呈指数级上升,现有技术难以有效应对三维集成电路测试挑战。本文针对以上问题,在中间绑定阶段考虑三维集成电路的失效概率和失效成本,使用优化的堆叠次序提高整个3D IC良率。研究了中间绑定测试优化方法,采用整数线性规划解决了3D IC中间绑定测试结构和测试调度优化问题。同时研究了非侵入式硅通孔测试方法,采用脉宽缩减原理测试硅通孔电阻开路故障和泄露故障。本文主要贡献如下：(1)基于三维集成电路中间绑定测试次序优化的良率提升。针对3D IC良率不高的问题,本文提出一种新的重排堆叠方案,通过优化中间绑定次序,可以进一步提高堆叠良率。3D IC测试流程与2D IC测试流程的主要区别在于中间绑定测试。通过估计绑定失效的概率和成本来优化中间绑定次序,从而尽可能早地检测出失效部件。使用3D IC良率模型和成本模型广泛分析各种工艺参数,如晶片良率、堆叠层数、TSV冗余度与失效率对重排方案的影响。实验结果表明,与现有的顺序堆叠相比,本文提出的重排堆叠的失效面积比例只有顺序堆叠方式的一半。(2)基于三维集成电路中间绑定测试时间优化的测试成本降低。针对3D IC中间绑定测试时间过长问题,提出一种中间绑定测试时间优化方案。中间绑定测试能够更早地检测出3DIC绑定过程中晶圆减薄、TSV对齐、绑定等工艺引入的缺陷,但在3D IC测试流程中增加中间绑定测试会导致测试时间剧增,因此必须对中间绑定测试的测试时间进行优化。在测试时间优化的过程中需要综合考虑多种约束条件。已有的3D IC测试文章大都只考虑了某一方面的约束,要么只考虑了测试TSV个数约束、要么只考虑了测试功耗约束、要么测试管脚假设不合理,研究得不够全面透彻。综合考虑多种约束条件,采用形式化的、严格推导的整数线性规划优化模型,在测试TSV、测试管脚、测试功耗等约束条件下,解决3D IC的测试时间优化问题,最优化中间绑定测试时间,从而降低测试成本。(3)基于脉宽缩减的绑定前TSV测试研究。针对硅通孔良率不高,绑定前测试访问困难等难题,提出一种基于脉宽缩减的绑定前硅通孔测试方案。基于脉宽缩减原理提出一种非侵入式的绑定前TSV测试方法来检测电阻开路故障和泄露故障。TSV中的缺陷不仅会导致TSV网络中传输延迟出现波动,同时也会影响跳变延迟的变化。把TSV看作是驱动门的容性负载,遍历环状缩减单元的脉冲将会一直被缩减,直到该脉冲消失。将脉冲的缩减量数字化为一个数字码并与预期无故障信号的数字码进行比较。使用HSPICE在45纳米CMOS集成电路工艺库下模拟故障检测实验。实验结果表明本文方案测试精度高、故障检测范围广且具有很高的灵活性,能够检测到200欧姆以上的电阻开路故障,以及等效泄露电阻400兆欧以下的泄露故障。该方法的可测试性设计面积开销相比于实际的晶片可以忽略不计。