随着集成电路设计进入超深亚微米阶段,电路复杂度不断提高,芯片测试面临着巨大的挑战。对于超大规模集成电路(Very-Large-Scale Integrated Circuit, VLSI)和SOC(System-On-a-Chip),为了提高测试质量并降低测试成本,各种可测性设计(Design For Testability, DFT)方法得到广泛应用。其中,逻辑内建自测试(Logic Built-In Self-test, LBIST)由于具有测试数据量低、提供真速测试能力等优点,逐渐被认可为今后可测试性设计技术的一个重要组成部分。本文研究了各种DFT技术的工程应用,详细分析了LBIST技术在实际应用中的关键问题,系统介绍了LBIST领域确定性向量生成方面的研究成果,在此基础上针对该技术中目前存在的问题,提出了一种新的低功耗确定性LBIST方法。本文的主要工作包括:1.通用CPU芯片的可测性设计。本文对各种DFT方法及其工业应用进行了概要性陈述。介绍了这些技术在一款通用CPU工程项目中的应用。在可测试性设计实践中,采用了目前最成熟的几种可测性设计技术:扫描设计、存储器内建自测试和边界扫描设计。实验结果表明经过上述可测性设计后,可获得较高的故障覆盖率。2.应用于逻辑核的BIST关键技术研究。本文对LBIST在实际应用中存在的一些难点问题进行了详细分析,针对这些难点,提出了对应的解决方法。将这些解决方法应用到一款通用CPU芯片部分模块的LBIST结构中。实验结果表明,LBIST能够在较少的面积及性能开销下取得较好的故障覆盖率。3.提出一种应用向量划分的低功耗确定性LBIST方法。LFSR重播种(LFSR Reseeding)是一种能够进行强有力的数据压缩的确定性LBIST方法,但LFSR在解码过程中可能带来较大的测试功耗。本文全面分析了LBIST领域的各种确定性向量生成方法以及低功耗设计现状。在此基础上,针对LFSR重播种技术中存在的问题,提出了一种新的基于LFSR重播种的低功耗确定性LBIST方法。所提出的设计利用扫描向量中的切片重叠来同时减少确定位数目和跳变数目,因而能够大大降低测试功耗和向量存储。在硬件结构上,使用一个解码器生成控制信号。实验结果表明,对于ISCAS89基准电路,提出的方法能够减少扫描链中80%左右的跳变,而只需要原始测试集(Mintest)25%左右的测试数据存储。这样,提出的方法一方面保持了LFSR重播种数据压缩能力强的优点,同时也获得了在测试功耗上的大幅度降低,与其它已有的方法相比取得了数据压缩和功耗减少的较好折衷。并且,如果将所提出的技术与其它的例如部分重播种或种子压缩等技术相结合,则可以取得更好的实验结果。