由于高击穿电压,高开关速度等优势,4H-Si C功率器件在新一代的电力电子器件中占据重要的地位,有巨大的发展潜力,因此国内研究者与知名半导体厂商纷纷展开研制。虽然近几年国内的Si C功率器件产业链逐渐完善,4H-Si C二极管也已经实现量产,但是在4H-Si C VDMOSFET器件方面与国际先进水平仍有较大差距。阻碍国产4H-Si C功率器件发展的主要原因之一是4H-Si C VDMOSFET界面结构中存在着大量各种类型的缺陷,导致实际制备出的功率器件性能下降。针对这一问题,本文基于国内半导体公司0.45μm工艺条件,开展了1200 V 4H-Si C VDMOSFET器件的结构设计及其界面分析。首先对国内外4H-Si C MOSFET器件做调研,并根据调研结果来调整4H-Si C材料的仿真物理模型,在此基础上对1200 V 4H-Si C VDMOSFET器件基本结构参数拉偏,主要结构参数包括漂移区掺杂浓度与深度、Pbase区掺杂分布、JFET区宽度及栅氧化层厚度。同时研究了器件的反向耐压,比导通电阻以及转移特性与器件结构参数相互之间的关系,为后续Si O2/4H-Si C界面特性的研究与器件的制备奠定了基础。然后对4H-Si C VDMOSFET的Si O2/4H-Si C界面特性进行研究,通过制备不同栅氧工艺条件下4H-Si C MOS电容样品进行表征分析,分别研究了氧化温度、氮预处理钝化、氮磷混合钝化以及分阶段氧化对界面各类缺陷的影响。在氧化温度对界面的影响实验中,可以得出高氧化温度能够改善界面缺陷的结论,在氧化温度为1350℃时,距导带底0.2 e V处的界面态密度为3.9×1011 cm-2·e V-1;在不同氮预处理钝化对电容界面的影响实验中,可以得出,加入预处理氮钝化后,界面有效固定电荷极性改变,近界面电子陷阱减少,界面态密度降低。栅氧条件为NO/O2/NO制备的电容,在距导带底0.2 e V界面态密度为2.8×1011 cm-2·e V-1;在氮磷混合钝化对界面的影响实验中,可以得出,此方法的改善效果不明显,在距导带底0.2 e V界面态密度为3.8×1011 cm-2·e V-1;在分阶段氧化工艺对界面的影响实验中,可以得出,此方法的改善效果不明显且成本较大,暂不采用此方法;最终结果表明,Si O2/4H-Si C界面质量最好的4H-Si C MOS电容样品是氮预处理钝化实验中NO/O2/NO条件制备的。最后基于器件仿真设计,结合本文中改善的栅氧工艺条件,通过国内0.45μm工艺平台,绘制版图展开流片实验。测试结果如下:VGS=18 V,VDS=0.6 V时,漏源电流IDS为20 A,比导通电阻为11.2 mΩ·cm~2,器件的阈值电压VTH为3 V,反向耐压为1550 V;栅极偏置25 V下,栅极泄露电流小于2.4 n A;测试结果表明,器件的静态电学特性基本满足了高性能1200 V 4H-Si C VDMOSFET器件的设计要求,为今后国内研究与制备4H-Si C VDMOSFET器件提供了理论研究基础和实验指导。