随着科技的发展，半导体集成电路技术已经进入到超深亚微米和纳米阶段，这给传统的模拟射频电路设计带来巨大的挑战，模拟电路数字化及数字辅助设计方法已经成为一种趋势。数字射频是实现模拟电路数字化的一个重要途径。由美国德州仪器公司首先提出的全数字锁相环（All-Digital Phase-Locked Loop，ADPLL）和以ADPLL为基础的单片数字射频收发机是数字射频领域的典型代表。本论文针对应用于数字射频中的ADPLL，完成了以下工作：提出了基于时域模型分析ADPLL锁定过程的方法。利用该模型定量研究了ADPLL的锁定时间，分别给出了计算I型、II型及多工作模式ADPLL的锁定时间的方法。在环路参数满足一定约束的条件下，推导得到了I型ADPLL的锁定时间与ADPLL输入及环路参数之间关系的解析表达式。使用上述方法计算得到的锁定时间与VHDL系统仿真结果相比，平均误差小于30%。对于多工作模式ADPLL，提出了一种新型的基于计数器的模式切换控制器。该控制器一方面可以减小不同工作模式之间切换的时间，另一方面可以预测下一个工作模式的频率控制字，从而加快下一个工作模式的锁定过程。VHDL系统仿真表明，使用该模式切换控制器可以减小ADPLL的锁定时间37%左右。提出了一种数控振荡器（Digitally Controlled Oscillator，DCO）频率控制字预置技术。该技术采用两种方法预测DCO频率控制字。一是根据ADPLL的输入参考时钟和频率命令字来直接计算DCO的频率控制字，二是使用新型的基于计数器的模式切换控制器。VHDL系统仿真表明，使用该频率控制字预置技术可以减小ADPLL的锁定时间50%左右。针对应用于ADPLL的差分延时链结构的时间数字转换器（Time-to-DigitalConverter，TDC），分析了它的功耗组成，针对其工作特点设计了一个时钟门控电路。电路仿真结果表明，该时钟门控电路可以将TDC的整体功耗减小80%以上。针对数字射频前端，使用HJTC0.18μm CMOS工艺，结合DCO频率控制字预置技术及可测性设计思想，设计并实现了一个快速锁定ADPLL频率合成器。测试结果表明，本文提出的DCO频率控制字预置技术可以有效的减小ADPLL的锁定时间30%左右。本论文的工作为今后进一步研究和设计低噪声、低功耗、快速锁定的ADPLL频率合成器，以及基于ADPLL的全数字射频收发机打下了基础。