IP核是具有知识产权的模块，也称为虚拟部件，按照专用集成电路(ASIC)设计的要求，集成电路芯片需要完成行为域、结构域、物理域三个层次的设计，对应这三个层次，IP核可分为软核IP、固核IP和硬核IP，即分别完成了行为级、结构级、物理级设计的IP核。软核只需要完成行为级的设计，不依赖于任何特定的制造工艺，一般来说，软核应具备尽可能的可配置性，RTL代码应能通过所有现有的仿真与验证工具的检验，应能实现同种半导体制造工艺中多种不同的库的综合。相比较而言，IP软核的开发工作量相对较少，灵活性大，可以从一个制造工艺转向更先进的制造工艺，具有广阔的应用前景。 　　本文采用VerilogHDL设计了8位微控制器IP软核HP51，兼容MCS-51指令集，采用RISC结构中常用的硬布线控制方式代替了传统8051中的微程序控制方式，由硬件逻辑直接产生控制信号，虽然硬布线控制方式下控制部件规模增大，规整性降低，但硬布线控制简化了微控制器的时序，使得所有的指令在1～4时钟周期内执行完毕，提高了指令执行效率。 　　算术逻辑运算单元ALU中的加法器如果采用行波加法器实现，将成为设计的关键路径，影响整个微控制器的运行频率，本设计中采用了通用微处理器中常用的超前进位加法器。 　　根据SoC芯片的应用需要，取消了片外程序存储器，全部程序存储器内置，同时考虑IP软核的复用需要，程序存储器的容量在0～64KB可调整，并采用32位程序存储器数据总线，每次读取4字节程序数据。 　　本设计使用Modelsim实现了功能仿真和时序仿真，逻辑综合工具采用了SynplifyPro，并在QuartusⅡ下实现了布局布线。基于ALTERA公司CycloneEPlC20F400C6器件的Hp51运行频率可达52MHz，性能远优于传统MCS-51微控制器，RTL代码与制造工艺无关，可实现设计复用。