低密度奇偶校验(Low Density Parity Check,LDPC)码是一类性能逼近香农限的纠错码,也是当今信道编码领域的研究热点之一。由于LDPC码可以并行译码,缩短了译码时延,便于硬件实现,并且在中短码长情况下具有很大优势,因此被诸多已知通信标准采用,包括数字电视卫星广播第二代标准扩展(Digital Video BroadcastingSatellite Second Generation Extension,DVB-S2X)、IEEE802.11ac标准和5G NR(5thGeneration New Radio)等。随着LDPC编码技术的不断发展,对其数据传输能力和可靠性都提出了更加严格的要求,对于无线通信的高速传输技术研究显得十分迫切。基于此,本文做了以下工作:首先,针对现有多数LDPC译码算法存在实现复杂度过高或性能不理想的问题,本文提出了一种基于最小二乘拟合的归一化最小和译码算法,以进一步发展此类复杂度-性能折中问题。仿真分析表明:相比于偏移最小和算法,提出算法在增加少量乘法运算的情况下性能增益为0.3d B;相比于归一化最小和算法,仅增加少量加法运算即可获得额外0.2d B的性能增益。其次,研究面向DVB-S2X标准的多路LDPC编码器以进一步提高其吞吐率。在串行输入LDPC编码器基础上,通过合理资源复用,提出了一种存储器资源共用的多路LDPC编码器结构,并对其进行硬件实现。对综合结果进行分析,结果表明:提出的多路LDPC编码器吞吐率是单路编码器的四倍,达到1.2Gbps,且相较传统的四路独立编码器,在芯片型号为XC7VX690T情况下,RAM(Random Access Memory)资源占用降低17.4%。最后,对于多数LDPC译码器结构吞吐率低导致无法满足高速应用场景需求的问题,本文基于IEEE802.11ac标准的QC-LDPC(Quasi Cyclic-LDPC)码,设计了一种分层并行译码器结构,并在此结构基础上通过资源复用,设计了一种多路QC-LDPC译码器,并对其进行FPGA(Field Programmable Gate Array)实现。通过对译码器进行综合仿真,结果表明最大工作时钟频率为265MHz,本文设计的多路译码器可以达到2.6Gbps吞吐率。