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科技的进步推动通信和信号处理朝向数字化的趋势发展，模数转换器(ADC)作为模拟和数字信号相互连接的接口，依然具有很高的研究价值。其中Sigma-Delta A凭DC借着其精度高、集成容易和噪声低等诸多优点，在数字通信和信号侦测领域发挥着巨大的作用。Sigma-Delta ADC包含调制器与抽取滤波器两部分电路，而数字抽取滤波器对芯片面积起着决定性的作用，并且滤波器的输出端口与后级数字处理系统直接相连，优化抽取滤波器与数字接口电路设计有助于提升数据采集与信号处理系统的性能。 本文旨在设计一个抽取速率可配置的高精度Sigma-Delta A/D转换器，并且丰富数字接口功能，通过调节数据的输出速率提高有效位数。其中调制器采用四阶前馈结构，一位量化器，过采样率设置为128，采样时钟频率为2048KHz。首先分析调制器的工作原理以及影响调制器性能的非理想因素，然后利用Matlab/Simulink对调制器进行系统级建模，最后在 Cadence平台完成积分器、两相不交叠时钟电路和一位量化器等子模块的设计。 抽取速率可变的滤波器采用三级子滤波器级联结构，依次为 CIC滤波器、补偿(Compensation)滤波器和半带(Half-Band)滤波器，抽取因子可配置的范围为128,256,512,1024,2048,4096,8192,16384。优化各级子滤波器的结构，其中CIC滤波器利用锐化函数对其传输函数进行锐化处理，改善了滤波器的阻带衰减与通带滚降；半带滤波器则采用了一种改进型不敏感结构，降低了频率响应对系数量化位数的敏感性和硬件消耗；此外，补偿滤波器与半带滤波器均采用并行的对称结构以及CSD编码，对面积进行进一步的优化。基于Matlab对滤波器进行行为级建模，得到滤波器整体的通带纹波小于0.01dB，阻带衰减小于-100dB，最大输出采样频率为16kHz。然后利用Verilog对滤波器进行RTL级描述，同时设计时钟分频电路和SPI接口电路，完成逻辑功能仿真。 基于0.35um COMS工艺，利用Cadence与SoC Encounter完成分别调制器和抽取滤波器的版图设计，提取网表参数，对电路进行后仿真，同时也利用 FPGA对滤波器进行了功能验证。设置目标信号为31.25Hz，采样频率为2048KHz，后仿真结果显示，抽取因子为128时，电路信噪比约为104.7dB，而当抽取因子增加到13684时，信噪比约为125.5dB。