【摘 要】
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随着通信技术和半导体工艺的进步,片上系统中,如模数转换器、串行接口等关键电路的工作频率越来越高,对时钟源的抖动和集成度提出了更高的要求。锁相式频率综合技术由于具有输出频率高、电路结构简单等优点而广泛应用,高集成度和低抖动特性的实现是其研究热点。本文基于65nm CMOS工艺,研究设计了一款具有低抖动特性的频率综合器。在系统设计方面,采用亚采样锁相环结构来实现较好的抖动特性,建立了系统的线性模型,推
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随着通信技术和半导体工艺的进步,片上系统中,如模数转换器、串行接口等关键电路的工作频率越来越高,对时钟源的抖动和集成度提出了更高的要求。锁相式频率综合技术由于具有输出频率高、电路结构简单等优点而广泛应用,高集成度和低抖动特性的实现是其研究热点。本文基于65nm CMOS工艺,研究设计了一款具有低抖动特性的频率综合器。在系统设计方面,采用亚采样锁相环结构来实现较好的抖动特性,建立了系统的线性模型,推导了压控振荡器、鉴相器等模块的噪声传输特性,并基于Matlab验证系统功能、优化环路参数和进行相位噪声拟合。在电路设计方面,为实现较高的集成度,压控振荡器采用环形结构,并基于前馈理论和Hajimiri相位噪声分析模型设计了一种差分结构延迟单元,使所实现的环形压控振荡器具有较好的噪声性能。为实现低抖动,设计了亚采样鉴相器,亚采样电荷泵以及鉴频环路中各模块,充分考虑各项非理想因素,并在实际电路中采用可控延迟单元、互补开关、运放钳位等技术减小非理想效应对系统性能的影响。将各模块噪声仿真结果代入环路模型,根据相位噪声曲线调整环路参数,完成环路滤波器的设计。最后对设计完成的电路进行版图设计以及仿真验证。系统整体仿真结果表明:输入参考频率26MHz下,多个输出频率下环路锁定时间小于5μs。输出频率为1.248GHz时,环路锁定时间为3.6μs,静态功耗为8.2m W,其中环形振荡器相位噪声为-106.7d Bc/Hz@1MHz,环路整体相位噪声为-115.4d Bc/Hz@10KHz,[10KHz 100MHz]积分区域内抖动均方值为0.87ps,参考杂散为-54.4d Bc,在一定功耗下实现了良好的抖动性能。
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