随着网络带宽的急剧增长和网络协议的不断更新，基于GPP和ASIC的传统网络设备方案已经不能同时满足性能和可编程性两方面要求。为此专门针对网络应用的可编程网络处理器NP应运而生。NP能够将GPP和ASIC的高性能完美的结合在一起，既能够适应不断变化的协议和应用要求，也能够灵活扩展以提供不同的处理能力，是能适应当前和未来网络的发展要求的新一代网络技术。基于MPSoC体系的NP由于采用共享存储器的通信方式，其性能将主要由DRAM的带宽和延迟决定。因此基于NP系统的DRAM控制器的设计将对系统性能产生深远的影响。本文结合XDNP网络处理器多核多线程的特点和对存储器的要求，研究并设计出流水线结构DRAM控制器。该DRAM控制器的流水线按功能分为4级，分别是取指级、译码级、管理级和发布级。取指级是指从访存指令缓冲模块中按照合理的仲裁算法取出指令，接着译码级根据指令类型对指令进行译码，从而得到指令包含的信息。管理级则根据指令的地址信息，判断DRAM寻址类型并产生控制信息，最后发布级根据控制信息和指令信息发布正确的DRAM命令。本文设计的控制器以流水线的方式处理指令，通过比较相邻指令的地址信息，动态的调整DRAM存储器页开或页闭的策略，因此可以减少或隐藏存储延时并提高DRAM总线的吞吐率。本文采用硬件描述语言Verilog实现DRAM控制器的设计，并完成控制器的功能验证、时序验证和FPGA原型验证，确保DRAM控制器逻辑功能的正确性并且满足时序要求。最后通过理论分析和仿真测试，发现同传统DRAM控制器相比，流水线结构DRAM控制器的数据吞吐量提升3.6倍，平均延迟降低55%，运行频率提升1.2倍，因此流水线结构DRAM控制器非常适合实时性要求很高的网络处理领域。