目前CMOS数字集成电路技术的特征尺寸已经进入纳米量级,随着工作电压的持续降低、集成度和工作频率的不断提高,CMOS数字集成电路的软错误率在快速的攀升。带电粒子的撞击导致控制器出现软错误。控制器是处理器的核心部分,因此,控制器容软错误的能力关系到微处理器芯片甚至整个系统的健壮性。电路中的逻辑是出现软错误的主要原因。保护逻辑不像保护存储器那么简单,面积、速度和功耗方面的代价可能很大。因而,为了使容软错误芯片对IC的商业应用可接受,降低容错方面的代价势在必行。软错误主要分为单事件翻转(SEU)和单事件瞬态(SET)两类。本文主要对容SEU的控制器的设计进行了研究,所做的工作如下:(1)对软错误相关知识进行了学习,对现有容软错误技术进行了比较和分析。例如软错误相关的概念、常见容软错误电路加固技术、软错误防护技术的发展趋势;又因为时序逻辑经常使用有限状态机(FSM)建模,对有限状态机进行了介绍;此外,由于实验过程中涉及到电路综合,本文还介绍了电路综合和时序电路综合工具SIS。(2)提出了一种基于双模冗余(DMR)的容错方案SDMR。当其中一个冗余模块发生软错误时,通过将两个冗余模块的输出作为C单元的两个输入,利用C单元阻塞瞬态故障引发的软错误。然后利用另一个冗余模块中的正确状态进行恢复并重新执行,从而有效的对单事件翻转进行防护,避免了将错误结果输出。该方案在发生错误时无需定位错误冗余模块,并能够实现自恢复。实验结果表明,本方案可以防护电路中99.32%的软错误,同时,与传统DMR方案相比,本方案面积开销低,对电路性能的影响小。(3)提出了一种交替互补的双状态机自恢复方案FD-SER,该方案将原始状态机拆分为两个子状态机,两个子状态机交替工作。在其中一个子状态机发生错误时,利用另一个子状态机中的正确状态进行回卷恢复。实验结果表明,该方案可以防护电路中99.64%的软错误,同时,电路延迟大幅降低,显著提高了电路的性能。此外,因两个子状态机轮流工作,降低了功耗开销。因此,该方案为一种高性能、低功耗的容错方案。