时延测试是检验电路时序正确性的有效手段,作为集成电路测试的一个关键环节,在芯片制造中被广泛使用。国际半导体蓝图预测2020年集成电路特征尺寸将达到10纳米,不断提高的工作频率使得时序性能对于芯片来说越来越重要,时延测试的重要性不断提升,尤其是高性能、高可靠性芯片对时延测试的测试质量提出了更高的要求。然而传统时延测试面临着诸如工艺偏差、小时延缺陷、3D芯片结构带来的新挑战,这些突出的问题都造成了时延测试质量的下降,无法满足纳米工艺下集成电路的测试需求。　　 本文针对以上问题,把冒险和统计时序分析引入了时延测试,研究了提高小时延缺陷检测效率的测试向量生成方法,有效地提高了工艺偏差条件下时延向量的测试质量。同时研究了3D芯片时延测试和绑定优化方法,解决了3D芯片中通路时延测试和绑定后成品率优化的问题,提高了立体结构芯片时延测试的测试质量。本文的主要贡献如下:　　 (1)提出了基于输出违例概率的测试质量评估标准,在此基础上提出了针对小时延缺陷的测试向量筛选方法。小时延缺陷的存在会影响芯片的性能,带来严重的可靠性问题,传统时延测试方法很难检测到小时延缺陷。本文把冒险引入了针对小时延缺陷测试质量评估当中,通过对传统时延向量的准确评估,筛选出能有效检测小时延缺陷的高质量测试向量。达到使用较低的计算复杂度生成高质量时延向量的目的,实验结果证明本方案相比国际同类方法可以更加快速的检测到更多的小时延缺陷。　　 (2)针对工艺偏差带来的时延波动问题,提出了基于统计时序分析的时延向量测试生成方法。通过对N检测跳变向量集的动态模拟生成:故障-向量-通路(Fault—Pattern—Path,FPP)矩阵,使用36和CPC原则对全电路进行测试生成。该方法能够保证对一个跳变时延故障的所有潜在长通路的检测,从而最大程度的减少了时延缺陷的漏测。同时得益于全局故障和统计通路时延信息的加入,使得该方法能够在容忍工艺偏差条件下,生成覆盖全电路的高质量时延向量集。实验结果表明只需在传统跳变测试集基础上增加50％的向量,就能保证对小时延缺陷的检测率达到93％以上。　　 (3)针对3D芯片结构特点,提出了3D芯片通路时延测试和测量方法,并以此为基础提出了以成品率为导向的时序敏感绑定优化方法。对3D芯片的每一层施加可测性设计方案,提高子关键通路的可测性。在纳米工艺下,工艺偏差会导致每一层上芯片时延性能出现较大的波动,3D芯片的成品率取决于绑定策略。本文依据每一层时延测试和测量的结果,提出分级绑定和啮合绑定两种绑定优化方法,通过算法优化达到提高3D芯片成品率的目的。在精确时延测量的前提下,该方案可以实现成品率的最大化。