在整个计算机系统中，“存储墙”、“带宽墙”已成为主要性能瓶颈。对主存储系统进行优化设计已经成为SoC设计的重点。然而，主存储系统的优化设计涉及到DDR存储控制器中各个结构参数的设计和配置，以及DRAM芯片的配置，并且还与访存负载特性相关。由于设计点众多，分析与评估主存储系统的性能也越来越具有挑战，使用传统的高层模拟器很难做到快速且高效的设计空间探索。与高层模拟器通过模拟实际硬件结构和软件行为不同，解析模型通过数学关系描述不同设计点和最终性能的关系，其评估速度要远远高于高层模拟器。因此，对主存储系统的解析模型进行研究就有了重要意义。　　本文采用GEM5高层模拟器作为实验平台，通过进行安卓系统下的Oxbenchmark（Draw Circle、Draw Text和Sun Spider）仿真，来获得访存trace信息。从访存trace信息中提取了访存交易到达率、bank并行度、主存行命中率和访存扩展度这四类访存特征参数，同时证明了三种测试向量下的访存交易到达时间间隔符合负指数分布。基于这些特征参数，本文引进了排队论网络模型和平均访存延时解析模型，并且对这两个模型在本文的应用场景下，进行了修正。第一，在原有平均访存延时解析模型中加入存储控制器前端延时与后端延时。第二，在数据总线级排队论模型中加入读写切换造成的延时。　　本文将修正后的排队论网络模型和平均延时解析模型，与GEM5高层仿真对比验证，结果显示平均访存延时解析模型误差在最坏情况下，由修正前的30.45％下降到11.402％，而误差最好情况下由修正前的23.6％下降到5.53％。基于修正后的平均延时解析模型对主存储系统的进行了评估。同时，通过访存特征参数对主存访存特性进行了分析。为了进一步验证修正后平均访存延时解析模型在评估时的误差真实性，本文将该模型与RTL仿真对比验证，结果显示平均访存延时解析模型的误差最好情况下为10.44％，最坏情况下为15.67％。