锁相环电路作为现如今最广泛应用的频率合成技术,其设计及优化仍是研究热点。Flying-Adder电路架构的提出是基于一种新兴的频率定义方法,是直接数字周期合成技术的工作电路。本文通过将Flying-Adder电路结合到锁相环电路中,探讨其对于锁相环电路性能优化能力。直接数字周期合成技术是以时间平均频率方法作为理论依据,以Flying-Adder架构作为工作电路。从对时间平均频率方法分析中了解到,Flying-Adder电路具有灵活的频率控制能力,并且Flying-Adder电路为全数字开环电路,具有快速频率变换的能力。为分析Flying-Adder电路实际性能,在基于直接数字周期合成技术理论上,对全数字的Flying-Adder基本电路做行为级仿真,并通过对其时域及频谱分析,获得了频率控制字的使用范围及对应输出频率,并从频率合成器性能指标上对其性能进行分析。针对Flying-Adder基本工作电路中存在的多位跳变和累加器运算速度不足的非理想因素,本文提出了所使用的双路互锁电路,对其与基本电路不同进行分析。针对Flying-Adder电路的非理想性输出,本文提出了以降低频率为代价移除杂散信号的方法,为Flying-Adder电路提供更多的使用空间。本文基于锁相环电路分析与设计基础上,对Flying-Adder电路在锁相环电路中的应用进行研究。对于应用方式,分别从环内与环外进行分析。对于环外应用,通过锁相环为Flying-Adder电路提供输入参考信号,锁相环所具有的良好频率纯度保证了Flying-Adder电路输出的精确性,并且其较大的输出频率范围再经由Flying-Adder电路进行拓展,其实际频率最高可达原有频率的K/2倍。对于环内应用,将Flying-Adder电路作为分频器应用于锁相环中,其对比整数分频,提高了频率分辨率,从f_r到f_r K,达到了小数分频的效果,并且与小数分频不同的是,其不会产生小数杂散。通过对Flying-Adder电路环内及环外应用分析,本文提出了FAPLL电路结构,其可通过4个频率控制参数对输出频率进行控制,对比原有PLL,具有较大的频率范围和较高的频率分辨率。本文基于SIMC 0.18μm工艺,在Virtuoso平台上进行电路搭建与仿真,从仿真结果中可以看出:锁相环频率调谐范围在100MHz到660MHz,最小频率分辨率为1.25MHz。对于整体FAPLL而言,其频率最高可达1.32GHz,而最低能达到781.25kHz,并且输出为周期稳定的方波信号。当系统允许TAF时钟信号时,可以去掉整数分频器,此时输出频率最高可达2.64GHz,而最低频率能达到50MHz,并且由于TAF时钟的优势性,在该调谐范围可取任意值。FA电路的使用大大提高了原有锁相环电路的频率范围,并且具有较高的频率分辨率。本文还对Flying-Adder电路在VCO失配下进行分析,在VCO失配下,Flying-Adder电路输出频率不变,并且在使用整数分频器的情况下,能够移除甚至完全消除杂散信号,因此对于FAPLL电路而言,能够保持较为良好的输出。