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目前,硅基浮栅存储器的尺寸随着集成电路技术的发展而不断缩小,当半导体存储器的隧穿层厚度与电子相干波波长相同时,器件会失去非易失性,将制约半导体存储器件的进一步发展。需从存储原理入手,进一步推进存储技术的向前发展。量子点具有库仑阻荷、量子限域等效应,能够代替传统的FLASH及EEPROM存储器中的浮栅存储电子,实现分立存储。学术界提出将量子点作为半导体存储器的存储介质,有利于减小漏电流,增大存储窗口,实现存储器的多位存储等。论文从传统的单势垒硅量子点存储器入手,提出了易于制备的双势垒硅量子点存储结构,可以改进量子点存储器的性能。采用PECVD及热退火方法制备了含硅量子点的SiCx薄膜。透射电子显微镜(TEM)观测表明SiCx薄膜中生长了分布均匀密度较大的硅量子点,量子点的尺寸在3-10nm左右。制备了含SiCx薄膜包裹硅量子点的双势垒存储结构,TEM观测表明,采用上述工艺成功制备了Si3N4/SiCx薄膜/Si-QDs/SiCx薄膜/SiO2双势垒结构的存储器结构,结构中界面均匀,结构清晰。以单势垒存储器的编程机制为基础,研究了双势垒存储器的编程机制。模拟仿真双势垒与单势垒硅量子点存储器的编程过程,计算了两种器件的阈值电压漂移,计算结果为,在编程电压为6V时,双势垒结构有3.6V的阈值电压漂移;相同条件下,单势垒结构仅有1.5V的阈值电压漂移。对实验制备的双势垒存储结构进行C-V特性曲线测试,结果表明样品在扫描栅压为+10V时有9V左右的存储窗口,证明双势垒存储结构的存储窗口要大于单势垒存储结构。理论上分析了碳化硅与氮化硅薄膜分别作为量子点包裹层时器件在性能上的差别,并模拟仿真碳化硅与氮化硅薄膜作为量子点包裹层时双势垒存储器的编程过程,并计算两种器件的阈值电压漂移,计算结果为碳化硅薄膜作为量子点包裹层时存储器有3.4V(编程电压为6V)的存储窗口;相同编程条件时,氮化硅薄膜作为量子点包裹层时存储器有2.8V的存储窗口;分别制备了碳化硅或者氮化硅薄膜作为量子点包裹层时的双势垒存储结构,对两种结构进行C-V特性曲线测试,测试结果表明,氮化硅薄膜作为量子点包裹层时的双势垒存储结构在扫描栅压为+10V时仅有2V左右的存储窗口,要明显小于同样编程情况时的碳化硅薄膜(9V)的结构。