至今,国内外对遗传算法的算法实现的研究仍然主要是通过软件实现的。而软件语言的执行方式是串行的,这无疑与遗传算法天然的并行性相违背,极大地限制了遗传算法执行的实时性。从而局限了遗传算法应用的广泛性。为此,本课题提出了一种基于FPGA的并行化遗传算法(PGAs)的硬件实现系统,在遗传过程中通过地址用其中的最优个体及其适应度代替最差的个体及其适应度,从硬件实现的角度提高遗传算法的收敛速度。本文首先分析了遗传算法的基本原理及方法,并介绍了FPGA与HDL的特点及其开发过程。然后依据FPGA与HDL的特点和遗传算法的功能要求,按照自顶向下的设计思想进行模块划分,并对各个模块的功能进行了详细地解析。最后采用VHDL编写代码实现各个模块的功能,在QuartusⅡ8.0开发集成环境中对各个模块一一进行了分析与语法检查、功能仿真、综合、布局布线、时序仿真、并下载到Cyclone系列的目标芯片EP1C12Q240C8上完成了整个设计的验证。结果表明:1.本设计采用遗传算法并行化途径中的粗粒度模型,实现了并行化遗传算法的基本功能。2.整个硬件系统使用了流水线技术,其收敛速度比软件实现有了大幅度地提高。3.在设计系统的编译过程中利用了LogicLock优化技术,合理分配了硬件资源,提高了系统的工作速度和可靠性。4.本设计系统所占用的目标芯片的面积较小。