曾经传递数据最简单有效的方法就是将不同芯片之间对应的输入与输出直接相连，但如今这种做法会使芯片的引脚数极大地增加，而且芯片的封装技术发展相对滞后，这就使得高速数据通信中的接口电路——高速数据串行/解串器——越来越成为芯片设计中的重要组成部分。本文所设计的串行/解串器电路采用SMIC0.18μm工艺，电源电压1.8V，串行器部分8路数据输入，输入数据速率为150Mbps，输出串行数据速率为1.2Gbps；解串器部分1路1.2Gbps串行数据输入，输出8路150Mbps并行数据。整体电路主要分为三大部分，分别是锁相环、串行器和解串器。其中锁相环根据输入时钟对其进行倍频，以提供数据输出所需要的时钟；串行器完成将8路并行数据转化为1路串行数据并输出的功能；解串器则反之，即将1路高速数据解串为8路并行数据。在锁相环的设计过程中偏重考虑低抖动设计，采用追踪范围广的鉴频鉴相器和双端输出电荷泵，配合共模反馈电路将负阻式环形压控振荡器控制电压纹波限制在较低的水平，使锁相环输出时钟眼图和串行器输出数据眼图张开度良好。串行/解串器则更多考虑去毛刺设计，采用延迟选择的数据选择器来实现。完成电路设计之后，对其进行了版图设计，版图面积为500μm×490μm，经过寄生参数提取和后仿，锁相环输出时钟峰峰值抖动25ps，串行器输出数据峰峰值抖动40ps，电路性能符合要求。