【摘 要】
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计算机的数据格式有两种,定点数与浮点数。在相同字长的条件下,浮点数拥有更高的精度,能够表示更大范围的数值,因此其广泛应用于处理数值、文字、图片等各种信息。浮点运算是高性能计算（HPC,High Performance Computation）领域中的基础运算,在大数据与云计算的背景下,高性能计算平台需要处理的数据量与日俱增,针对浮点运算加速器的研究在信息技术领域备受关注,如何提升浮点运算的性能一直
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计算机的数据格式有两种,定点数与浮点数。在相同字长的条件下,浮点数拥有更高的精度,能够表示更大范围的数值,因此其广泛应用于处理数值、文字、图片等各种信息。浮点运算是高性能计算（HPC,High Performance Computation）领域中的基础运算,在大数据与云计算的背景下,高性能计算平台需要处理的数据量与日俱增,针对浮点运算加速器的研究在信息技术领域备受关注,如何提升浮点运算的性能一直是科研和工程领域的热点。同时,浮点数的舍入误差在大规模、长时程的运算中会产生累积,导致计算结果不可靠,甚至完全错误。在航天、军工、医疗等安全攸关领域,计算结果不可靠可能导致无法挽回的巨大损失。因此,在浮点运算加速器的设计中,不仅需要考虑提升运算速度的需求,还需要把提升运算精度、运算可靠性等需求综合考虑在内。本文基于FPGA可编程、灵活性强的特点,设计了一种针对含有复杂单项运算的浮点多项式加速器。同时,为了进一步解决大规模、长时程浮点运算场景下舍入误差的累积问题,本文基于IEEE754浮点数编码、浮点数的舍入误差等相关理论,以及无误差变换的策略,设计了误差可控的浮点运算单元,实现了在浮点计算过程中对舍入误差的控制与补偿。最后,采用CPU-FPGA异构系统的方式对本文提出的加速器进行了实验验证。实验结果表明,在不限制对称性下的数值相对论模拟实验中,相比Intel i7 6700K CPU,本加速器在实现50.45倍加速的条件下,可以获得53.6%的精确结果百分比和更低的相对误差,具备较高的可靠性,在需要高可靠性的计算场景中,更具有应用价值。
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