【摘 要】
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该文采用了自顶向下的设计方法,从使用VHDL硬件描述语言做设计的寄存器传输级描述开始,经过功能仿真、逻辑综合、FPGA布局布线后仿真,最后在Aptix硬件验证平台上得以实现.在
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该文采用了自顶向下的设计方法,从使用VHDL硬件描述语言做设计的寄存器传输级描述开始,经过功能仿真、逻辑综合、FPGA布局布线后仿真,最后在Aptix硬件验证平台上得以实现.在设计过程中,作者考虑到系统的低功耗、高性价比指标,采用了双时钟、三级流水线、层次式译码和专用乘法器的结构.设计验证时,采用FPGA的片内RAM单元构成系统的内存模块,与设计内核一起构成理想的嵌入式处理环境,提高了仿真性能.
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