本文利用标准的商业CMOS工艺，设计了一个1万门的抗辐射加固的CMOS门阵列，用以评估商业工艺线制造的电路的抗辐射水平。在研究中，我们将降低辐射效应的设计方法应用到门阵列设计中，获得了华晶上华半导体有限公司采用0.6μm的CMOS工艺生产的集成电路样片，具有100krad（Si）的抗总剂量辐射能力。 外太空辐射环境主要以三种方式影响CMOS器件：总剂量辐射效应（TID），单粒子翻转效应（SEU）和单粒子闩锁效应（SEL）。在本文设计中，采用双环保护结构，大大的降低了CMOS集成电路对单粒子闩锁效应的敏感性；对NMOS管采用环型栅结构代替传统的双边器件结构，消除了辐射感生边缘寄生晶体管漏电效应；采用附加晶体管的冗余锁存结构，减轻了单粒子翻转效应的影响。 为了测试最新设计的1万门CMOS门阵列的抗辐射水平，本文设计了一个CMOS集成电路测试样片。在室温下，对样片进行了100krad（Si）的总剂量辐照，采用⁶⁰Co作为辐照源，辐照剂量率为16.4 rad（Si）／s，样片在辐照过程中加5V动态偏压。对辐照后的测试结果表明，没有样片发生功能失效，所有直流参数如输出高电平(V_OH)、输出低电平(V_oL)、输入高电平(V_IH)、输入低电平(V_IL)、输入漏电流(I_IN)以及静态功耗电流(I_DD)等都满足设计指标。