SM4密码算法是我国自主设计的商用分组密码算法,在2021年正式成为ISO/IEC国际标准。SM4算法在无线局域网的安全通信领域取得了广泛的应用,是我国在密码学领域的重要研究成果。SM4算法的主要结构为密钥扩展和加密运算的32轮循环迭代运算结构,每轮迭代运算通过线性变换和非线性变换来打乱明文数据。SM4算法运算结构清晰,安全性强,适合软硬件实现。本文对SM4算法加速器的软硬件协同设计与实现进行研究,针对硬件部分,提出了一种基于密钥缓存模块的SM4算法加速器电路结构并完成RTL级电路设计。在SM4算法加速器的电路结构中增加的密钥缓存模块可以缓存最近四次加密运算的轮密钥数据,并在每次运算前对密钥缓存进行查找和更新。如果密钥缓存命中则直接输出32个轮密钥数据,减少了在加密过程中进行32轮密钥扩展迭代运算所占用的32个时钟周期。经测试,本文所设计的SM4算法加速器电路结构的吞吐率相比于常用的循环型加密电路结构的吞吐率提升约40%。相比于常用的流水线型加密电路结构,在吞吐率相当的表现下,FPGA查找表的使用数目减少了约56%。因此基于密钥缓存模块的SM4算法加速器电路结构可以实现均衡的资源占用与运算性能表现。为确保SM4算法加速器硬件模块RTL设计的功能正确性,本文搭建了基于UVM方法学的验证平台来完成高效准确的验证工作。在验证平台中设计的特定测试用例模拟了 SM4算法加速器运行的实际情况,并使用VCS仿真软件结合脚本自动化仿真方法运行验证平台。经过300次特定测试用例的测试,SM4算法加速器的加密结果与参考模型输出结果均保持一致。验证平台的功能覆盖率成功达到100%,代码覆盖率达到99.73%,SM4算法加速器硬件模块的功能正确性得到了可靠验证。软硬件协同设计方法结合了软硬件设计方法各自的优点,可以提升系统的应用灵活性和运算性能。因此软硬件协同设计的SM4算法加速器将SM4算法中运算复杂、资源占用大的密钥扩展、加密运算等模块通过硬件电路实现。运算简单、应用灵活的消息分组,ECB/CBC加密模式等功能使用软件编程实现,并在此基础上完成软件程序设计和系统实现。本文使用ZYNQ开发平台实现SM4算法加速器的软硬件协同设计,软硬件模块的数据通过AXI-Lite接口进行通信。使用软硬件协同设计的SM4算法加速器对SM4算法给出的标准明文和密钥数据进行循环加密1 000 000次的实验,相比于ARM处理器端的纯软件SM4算法加密运算,软硬件协同设计的SM4算法加速器可以减少45%的加密时间。