五十多年来，集成电路的器件尺寸和工艺节点的持续下降一直推动着微电子行业的发展。但是，当工艺节点下降到14纳米以下时，集成电路的设计和制造面临着巨大的挑战。由于工艺控制的局限性，电路制造过程中的某些关键工艺参数的变化幅度已经开始逼近器件最小结构的尺寸，这导致器件、电路的电学行为因为显著的工艺随机涨落(process variability)变得难以预测，是目前集成电路设计遇到的最大挑战之一。在各类集成电路中，对工艺变动性较敏感的一种是静态随机存储器(static random access memory，SRAM)。　　集成电路的器件尺寸和工艺节点，一般是由光刻机的分辨率决定。由于下一代光刻技术:极紫外光刻(extreme ultraviolet，EUV)的光源功率不足，其投入量产的时间一直被延后，未来几年内将不会被使用。193纳米深紫外(deepultraviolet，DUV)浸水光刻技术不可避免地会被继续使用很长一段时间。但是深紫外浸水光刻技术单次曝光的分辨率大约为38纳米，要使工艺节点进一步下降，必须使用新的工艺方法:自对准多重图案成形技术(self-aligned multiplepatterning，SAMP)。自对准多重图案成形技术首先用光刻工艺形成芯模(mandrel)，然后在每个芯模的双侧面形成（一次或多次的）侧墙(spacer)结构，最后用选择性的刻蚀工艺把芯模除去，所剩的侧墙结构的密度可比原来的芯模高数倍。193纳米深紫外浸水光刻技术和SAMP工艺结合使用时，可以将电路的空间半周期降低数倍。SAMP中的自对准三重图案成形技术(self-alignedtriple patterning，SATP)可以将电路半周期降至大约13纳米，自对准四重图案成形技术(self-aligned quadruple patterning，SAQP)的半周期则可以降到10纳米左右，自对准六重图案成形技术(self-aligned sextuple patterning，SASP)的半周期则可以降到7纳米左右。由SAMP工艺制造的线/槽阵列中，不同位置的线/槽可能有不同的线/槽宽均匀性(CD uniformity，CDU)和边缘粗糙度。例如，由SATP工艺制造的芯模(mandrel)的线宽变化和线边缘粗糙度(line-edgeroughness， LER)通常比侧墙(spacer)差。另外，SATP工艺形成的线条类型组合为spacer、mandrel、spacer、spacer、mandrel、spacer这样的周期性结构，容易想见，用SATP工艺制造的鳍式场效应晶体管(fin field-effect transistor，FinFET)的鳍(fin)和栅极(gate)线条可能是mandrel或者spacer，用SATP工艺制造的SRAM位单元中的mandrel和spacer的线条组合类型有多种可能，呈现出相异的空间周期性和排列次序。　　SRAM是集成电路的关键组成部分，对工艺技术的要求具有指标意义。本文首先研究了SATP工艺的变动性对FinFET的主要电学参数如阈值电压、漏电流的影响。之后，我们研究了SATP、SAQP、SASP的工艺变动性对基于FinFET的SRAM的主要电学参数如:读静态噪声容限(read static noise margin，read SNM)、写静态噪声容限限(write static noise margin，write SNM)以及电路良率(yield)的影响。最后我们通过改进设计，提高了SRAM的读过程稳定性和良率。