一种内建时钟的数字化低压差线性稳压器设计

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随着电子设备快速发展,低功耗片上系统(System on Chip,So C)集成了越来越多的功能模块,这对电源管理芯片的要求愈加严苛。低压差线性稳压器(Low Drop-out Regulator,LDO)作为电源管理芯片的重要组成部分,广泛应用于So C,为多个片上单元电路提供稳定的直流电压。传统的模拟LDOs(Analog-LDOs,ALDOs)具有快速瞬态响应和高电源抑制比特点。但其误差放大器在低电压条件下不能满足增益要求,导致A-LDO性能恶化。为了使LDO具备良好的低压工作能力,数字LDOs(Digital-LDOs,D-LDOs)应运而生。传统的D-LDO瞬态响应由外部时钟决定,提高时钟频率会加快瞬态响应速度,但会导致功耗增加和电路稳定性降低。此外,大负载电容占据芯片面积,不符合So C高度集成化的发展规律。本文针对LDO快速瞬态响应及高度集成化的设计需求,从时钟控制模式和瞬态响应两方面做出优化。在时钟控制方面,通过内建动态比较器的驱动时钟,消除了外部时钟输入,内部时钟信号以流水线的模式加快电路运行速度。在增强瞬态响应方面,采用双二分算法(Dual Bisection Method,DBM)调整。当检测到输出电压瞬态变化时,第一段移位二分将控制位整体左右移动,快速确定当前负载所在范围;第二段精确二分调整,调节输出电压精度;稳定工作时,增减最低有效控制位的功率管数目。DBM算法不仅提高了D-LDO的瞬态响应速度,同时保证了轻载和重载输出电压纹波的一致性。基于TSMC 65nm CMOS工艺,本设计完成了电路仿真与版图实现,版图面积0.33mm×0.24mm。经后仿真验证,其结果显示:在输入电压0.6V,负载电流以1ns时间在5m A-25m A之间交替跳变时,D-LDO的瞬态响应时间仅为0.221μs,俯冲电压为121m V,最大电流效率为99.99%,电路的品质因数(Fo M)仅为0.0019ps。
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