纳米工艺阶段，集成电路设计技术和制造技术紧密联系，由于芯片特征尺寸已经减小到小于光刻光源的波长，使得电路设计师在电路设计阶段就不得不考虑工艺偏差因素，可制造性设计技术已经变得十分重要。可制造性设计技术主要关注的是工艺中对于芯片良率的影响，主要涉及光刻和化学机械抛光两个环节。纳米时代，为了适应新的工艺技术要求，电路设计者在设计阶段必须考虑这两个方面，并适当地改变和优化电路结构，电路版图以及掩膜制造过程，以此来提高电路的可制造性。　　 本文研究的是65nm电路制造阶段，关于光刻工艺过程中常用的光刻分辨率增强技术--光学邻近效应校正(OPC)。65nm工艺集成电路制造仍然采用的是亚波长光刻，掩膜制造过程中，因为光波的干涉和衍射效应，使得晶圆上的图形和版图图形的差异非常大，为了解决这个问题，人们采用了各种光刻分辨率增强技术。其中，基于模型的光学邻近效应校正是最重要的光刻分辨率提高技术之一，它已经成为掩膜制造的必须步骤。但是，这种方法需要存储大量的数据，并占用大量的时间，成为了掩膜制造中的瓶颈。　　 本文提出了一种应用于65nm可制造标准单元库的设计方法，该方法对标准单元库的建库流程和设计方案进行了优化，有利于工艺制造阶段对标准单元的光学邻近效应校正。本文根据Foundry提供的设计规则、标准单元库将支持的IC设计流程，以及单元库单元的性能指标等要求，开发了一套65nm可制造标准单元库。在保证实现传统标准单元库所有逻辑功能的前提下，通过精简基本单元的数量，降低光学矫正的时间和空间复杂度，减少了掩膜数据存储量；版图设计阶段考虑OPC，将制造所要考虑的因素整合到设计阶段，及早地解决后期可能出现的问题；将DRC和DFM设计规则结合起来，共同指导版图的设计，有效地避免了引起hotspot的版图结构；对标准单元库单元进行RET修正，采用光学仿真技术优化单元结构，从而更有利于OPC技术的实施，在很大程度上提高单元库的可制造性。对优化后的单元版图进行了参数提取，建立了完整的单元库模型，包括：符号库、功能模型库、逻辑综合库、物理库，以及版图库等库模型，实现了对IC设计流程的支撑。最后，应用相应的EDA工具，采用ISCAS85组合逻辑和ISCAS89时序逻辑的16个测试电路，对65nm可制造标准单元库单元进行验证，电气仿真结果表明其在时序，功耗，面积方面与传统标准单元库相比具有很好的性能。通过Foundry的 TD部门65nm工艺线的可制造性测试，结果表明：与传统标准单元库相比，可制造性标准单元库的工艺偏差权重函数(PVI：Process-Variability-Index)缩小了将近10％，设计偏差权重函数(DVI：Design-Variability-Index)等于0，标准单元库可制造性强，有利于65nm工艺生产良率的提升。