随着集成电路工艺尺寸不断缩小、电路设计规模不断变大，高性能多核通用处理器正面临着高可靠性、高质量、低成本、低功耗等日益严峻的挑战，为了降低处理器芯片的测试难度，减少测试成本，必须在芯片设计阶段进行可测性设计。根据ITRS2001，当今存储器面积占整个芯片面积的50％到60％，到2014年将达到94％，因此存储器的可测性设计优劣直接决定了芯片产品质量的高低，研究存储器的可测性设计技术具有重要的理论意义和应用意义。随着芯片规模的增大，多核处理器芯片的可测性设计正面临着管脚资源紧张、测试功耗增大和测试成本升高等诸多挑战。另外，在通用处理器芯片中，CAM是关键的功能部件之一，CAM的可靠性直接影响了处理器的正常功能，研究CAM的测试算法具有十分重要的现实意义。　　 本文介绍了当前主流的存储器内建自测试和内建自修复技术，以及龙芯三号处理器中存储器可测性设计面临挑战及解决方法，并提出了一种CAM存储器内建自测试算法。这些技术保证了嵌入式存储器不仅可测，而且可修复，从而大大提高了处理器芯片的成品率。本研究主要内容包括：①针对龙芯三号存储器可测性设计中的诸多挑战，提出了基于调度控制器的存储器测试方法。该方法包括测试模式选择逻辑、MBIST信号互联逻辑、时钟控制逻辑、存储器测试逻辑和存储器修复逻辑五部分。并在四核龙芯三号处理器的存储器可测性设计中实现了该方法。实验统计数据表明，该方法具有可靠性高、测试功耗低、测试成本小、可扩展性好、占有芯片管脚少等优点；②提出了一种CAM测试算法，并在四核龙芯三号处理器中实现了该算法。实验结果表明，该算法对19种功能故障类型的测试覆盖率都是100％，优于K.J.Lin算法和J.Zhao算法；而且CAM BIST有很小的面积开销和时序延迟。