YHFT-DX DSP采用了40nm工艺设计，要求在TT工艺拐角下达到1GHz的设计目标，内核性能的高低是全芯片达到设计要求的关键。论文以YHFT-DX DSP的CPU内核数据通路性能优化为背景，研究了手工半定制在地址计算单元中的应用与优化，然后对全定制、手工半定制和自动布局布线三者相结合的混合版图的实现方法等关键技术进行了研究，主要完成了以下设计和优化工作：1）针对地址计算单元在数据通路中时序紧张的情况，本文研究了手工半定制设计方法，该方法包括电路设计和物理设计两部分。以32位加法器的半定制设计为基础，对比了DC、PT和Encounter等EDA工具各自的优缺点，最终完成了手工半定制的基本流程。2）研究了手工半定制电路设计的方法，采用微体系结构方法将地址计算单元划分成29个子模块，并对这些模块进行定制设计。在电路设计中通过使用复合门和三态门等方法来优化电路，并使手工半定制电路设计的结果比综合的结果快了6.7%。3）研究了手工半定制物理设计的方法，分别对地址计算单元中的29个子模块采用位片式的手工布局方式，将每一个标准单元都准确地放到了指定的坐标上，使定制后的版图面积比自动布局的面积小了16.85%；并使用了原地优化、改变逻辑结构等多种方法来收敛时序，还编写相关脚本来提高设计效率，最终使该算单元的时序达到了1GHz的设计要求。4）在数据通路的层次化物理设计中，采用了全定制、手工半定制以及自动布局布线三者结合的混合版图实现方法。调整了数据通路的布局，使优化后比优化前的面积减少了11万um2；采用局部手动设计时钟树的方式，并且使用了门控时钟和高层金属双倍间距布线等方法来减小时钟偏斜和噪声。5）在数据通路的全局互连设计中，采用了插中继器，使用低摆幅信号和再生器等方法来减小耦合电容；对于静态时序分析后的时序违反，采用了设置伪路径、工程改变和利用有用偏斜等方法来收敛时序,最终达到1GHz的设计目标。