随着集成电路行业的发展,逐步提升的设计复杂性、稳定提高的电路性能、不断缩小的芯片尺寸与不断提升的集成度等众多因素影响,对设计的电路时序有了更加高的要求。时序分析是集成电路设计中十分重要的一个方面,它能检验设计在时序上的正确性,决定芯片在指定的频率下是否能正常工作。因此,它也是芯片是否可以进行流片的重要参考点。为保证芯片在预期性能要求下能正常工作,时序验证必须考虑众多的因素,通常所使用的时序检验技术已经无法满足复杂性如此高的时序检验要求。本文旨在研究适合大型规模集成电路的静态时序分析方法,借以检查电路设计在时序方面是否准确,并保障电路设计能够在所要求的工作频率之下正常工作。基于高性能微处理器IP核的研制,对静态时序分析的基本情况进行研究,包括国内外的研究现状,静态时序的基本原理等。主要完成以下研究工作:(1)对高性能微处理器IP核内的各单元进行时序建模。基于Nanotime(NT)对不同的复杂D触发器和多米诺结构进行时序模型提取,采取不同的处理方式,解决了单元拓扑结构识别错误的问题。建立了检查机制来保证建库的准确性,并在此基础上对高性能微处理器IP核进行时序验证。(2)采用分层处理思想对IP核进行时序验证。完成了时序环境搭建和约束设置,并对含有寄生参数的门级网表进行时序验证。对时序违例路径的特点进行分析,采取相应的优化方法处理违例路径,使违例路径的时序最终达到收敛。(3)对修改前后的门级网表进行形式验证来检验功能的正确性。