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随着大规模集成电路芯片的发展,通用异步收发器做为计算机中最普遍通用的一部分,广泛应用与外设和微处理器之间的数据交换。目前大多数的微处理器芯片中都集成有通用异步收发器的电路模块,相比与PC16550D等专用的通用异步收发器芯片,这些模块可根据需要去掉不必要的管脚,具有体积小,成本较低,可移植的优点,但通常功能简单,只能实现发送和接收数据,不支持接收器FIFO超时中断,当发送方停止发送数据后或者进行间断性发送时,不能及时处理接收器FIFO中的数据,从而降低了系统的可靠性。本课题根据PCI6550D接收器FIFO超时中断的发生的要求,利用同步时序逻辑设计一种产生接收器FIFO超时中断的电路来解决上述问题。首先采用Verilog硬件描述语言和寄存器传输级的设计方法,对设计的接收器FIFO超时中断产生电路进行建模,将设计的电路连接到内嵌在微处理器芯片的通用异步收发器接口中,然后运用Modelsim结合Debussy的方法对其进行功能仿真,再对基于FPGA的验证系统进行软硬件设计,搭建软硬件协同验证的环境,在Quartus II集成开发环境中对设计电路进行FPGA设计,将生成的配置文件加载到FPGA芯片中,再将测试程序烧写到SPIFlash中,最后在基于FPGA的平台下软硬件协同验证设计的电路能够正确地产生接收器FIFO超时中断请求。课题采用软硬件协同验证技术,使得在硬件设计初期就考虑软件在硬件电路上运行的实际情况,更接近实际应用环境,能及早发现设计硬件的问题与不足,缩短了设计周期,降低了设计的风险,且FPGA的设计具有很好的灵活性和可移植性,可以方便的修改或内嵌到其他的FPGA芯片,为同类型电路的设计提供了一种原型,为进一步工程设计提供了支持,因此利用FPGA来实现设计的FIFO超时中断,具有很好的参考和实用价值。