随着集成电路制造工艺和设计水平的飞速发展,片上系统(System on Chip,SoC)成为当今集成电路设计的一大主流。但是如何对IP核以及整个SoC进行测试却成了设计的一大“瓶颈”。目前,关于SoC测试方面的研究取得一定的成果。在SoC优化测试方面,人们进行相应的探索,由于 IP核在芯片中的集成度越来越高,其测试可行性、测试时间和测试功耗,也越发受到关注,在现有SoC测试优化技术和理论研究基础上,本文针对测试时间问题展开进一步研究。　　本文在深入研究IEEE1500标准基础上,研究扫描链平衡问题、单核及多核测试时间优化问题,进一步优化SoC测试时间,并对SoC测试壳单元进行设计,将优化结果用于所设计的测试结构中验证可测性。针对之前研究采用的BFD方法缺陷,本文利用差值二次分配TAD(ADJ)方法平衡扫描链,减小单个核的测试时间,获得更为优化的结果;再进行多核测试调度,并采取对测试总线分组策略;寻求 SoC测试时间最优解的过程中,在测试范围里应用 NSGA-II算法,利用其有效的搜索最优解的特点,且解具有分布均匀,收敛性好的优势,进行算法设计。　　以ITC’02标准测试集中的电路h953,d695,p22810,p93791电路为对象,进行对比验证,测试结果表明,SoC测试时间得到优化,且相应的功耗也有所降低。最后,以一个所设计的电路为例,包括测试壳单元、旁路寄存器及指令寄存器的设计,将对测试总线分组优化结果用于测试结构并进行验证,通过被测电路施加测试矢量,被测电路实现指令下各种工作模式,表明该测试结构及该SoC测试优化方法具有可行性。