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随着CMOS技术的发展，片上系统(SoC)集成的功能模块越来越多。高速高精度模数转换器(ADC)作为模拟和数字的重要接口，广泛被集成到移动通信，高清视频和数字信号处理等领域。流水线ADC在速度、功耗、精度和芯片面积之间可以取得良好的折中，而且结构比较灵活，每级实现的位数可不同，非常适合系统集成和便携电子设备的应用。本文设计并实现了一种12位20MS/s的流水线ADC。本文介绍了模数转换器的基本原理、关键性能参数，对比了几种常见的模数转换器，并分析了流水线ADC的非理想因素后详细介绍了流水线ADC的系统架构和工作原理。本文所设计的流水线ADC系统结构共九级，第1级为3.5-bit，第2~9级为1.5-bit/级，末级为3-bit的Flash ADC。完成了关键电路的设计，包括前端采样保持电路、第1级3.5bitMDAC、第2~9级1.5bit MDAC、4bit FlashADC、延时对齐电路、时钟产生电路及数字校正电路等。为了提高采样保持电路的精度，采用了高速高增益运放结构，优化了栅自举开关等。在第一级3.5MDAC结构中，优化了3.5bit的传输函数，增加了溢出判决功能，并减小了对本级电路的压力。在采样保持电路和第一级MDAC的信号通路上采用有驱动能力的栅自举开关，减小了采样保持电路的负载压力，同时保证MDAC的采样开关导通电阻基本保持恒定，从而提高了MDAC的线性度。根据逐级递减技术，设计了后续8级1.5-bit/级的MDAC。为了降低子ADC带来的功耗，比较器采用全差分开关电容式结构。由于模拟电路模块容易受到数字电路的干扰，采用全定制办法设计了延时对齐电路和数字校正电路等。本文通过理论分析和电路的优化设计，基于GF0.18um标准CMOS工艺，利用Cadence Spectre等工具进行仿真并完成版图设计后流片。初步测试表明，本次设计的12-bit流水线ADC在20MS/s的采样率下其SFDR为69.72dB，部分静态测试表明其INL为+0.87/-0.077LSB，DNL为+0.55/-0.67LSB，ENOB为11.01位，但对ADC的整体性能还需进一步测试和评估。