随着数字信号处理技术、计算机技术的发展及SDR思想的广泛使用，对模数转换器的要求也越来越高，在过去的几十年中数据转换器也得到了广泛的研究，时间交叉式并行流水线模数转换器由于能兼顾精度、速度及功耗的要求，因而成为高速高精度低功耗ADC设计实现方案的首选。本论文基于0.13μm CMOS工艺，设计了一款用于基带采样，电源电压为2.5V，采样速率为65MHz，分辨率为10位的时间交叉式流水线模数转换器。采用无前端采样保持（S/H）电路结构，使用1.5位MDAC兼顾采样保持功能。本文主要对流水线工作原理做了详细分析，对第一级精度要求做了定量计算，介绍了MDAC传输曲线的演变，特别介绍了dc传输曲线右移的原因，利用ADC传输函数阐述了整个演变过程的本质。电路设计方面本文着重于MDAC的设计论述,该模数转换器流水线采用1.5位MDAC，采用二阶系统响应对MDAC的保持过程建模，将MDAC的信号建立过程分为大信号建立和小信号建立过程，推算MDAC内部运放性能需求。内部运放采用混合型共源共栅补偿两级运算放大器结构，并对各电路进行设计仿真，在tt工艺角下测得运放增益为81.26dB，单位增益带宽为430MHz，相位裕度为67.2°，分别在tt，ff，ss工艺角下对运放和MDAC进行了仿真，并对不同工艺角下的仿真结果做了分析对比，得出了小信号建立在整个信号建立的时间中只占有很小的比例，虽然我们在设计的时候留下了3/4个保持周期的裕度，但是实际比这要小的多的结论。