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随着芯片工艺进入深亚微米阶段，工艺和环境参数的变化（PEPV）对器件延迟的影响日益凸显，由此造成的时钟偏差（skew）不确定性已经成为超大规模集成电路时序收敛的关键问题。如何在使用传统时钟树综合方法和优化手段的基础上有效减小PEPV对时钟偏差的影响，对设计的时序收敛有着极其重要的意义。因此本文从数字后端物理设计的角度出发，针对时钟路径中PEPV的优化展开研究。全文分时钟树综合（CTS）前和时钟树综合后两个大阶段，共提出了三种增加时钟公共路径的优化方法。本文提出了一种适用于时钟树综合阶段的时钟结构重整实现方法。本方法通过对电路结构的抽象建模，采用Fiduccia_Mattheyses启发式算法对多时钟门控设计的时钟树进行子树的重新划分，将时序相关单元尽可能聚簇在同一棵子树上，以此指导时钟树综合工具进行时钟树综合。实验结果表明，该方法有效地减少了时序相关单元的时钟非公共部分，达到了减少整体设计中PEPV影响的目的。时钟结构重整前后，设计的总时序优化了39.4%，违例路径减少了29.8%。本文提出了一种适用于时钟树综合后时钟重构的ECO（设计更改命令）方法。该方法在分析多模式多端角（MMMC）下难以同时收敛的违例路径的原因的基础上选取时钟偏差影响占主要因素的路径，随后在不改变电路功能的前提下通过ECO命令更改目标路径的时钟结构，增加其发射时钟路径和接收时钟路径的公共部分来减小该路径的时钟偏差。实验结果表明，该方法成功地减小了PEPV对目标路径的影响，解决了这类路径的时序违例问题。本文实现了一种考虑公共路径的有用时钟偏差（useful skew）的优化方法。本方法在考虑相关路径的保持时间余量的前提下，确定修复建立时间违例所需的有用时钟偏差；并在实现过程中，通过在相关路径的时钟公共部分插入优化单元的方式，以及采用查表法确定插入单元类型的策略，以较小的代价实现多条路径的有用时钟偏差。实验结果表明，本方法比主流EDA工具更好地实现了有效时钟借用，优化前后性能提升了3.9%；与固定延时插入法相比，本方法的实现对设计密度影响更小。综合上述工作，本文成功地优化了相关逻辑单元的时钟路径，减小了PEPV引起的时钟偏差对时序的影响，从而优化了设计的时序，减少了设计迭代以及单元的插入数量，达到了改善时序、密度和功耗的目的。