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由Gallager教授于1962年提出的LDPC(Low_Density Parity_Check Codes)码是一类通过“稀疏”校验矩阵所定义的线性分组码。它几乎适用于所有的信道,性能在一定的条件下逼近香农限。由于其描述以及硬件实现简单,易于理论分析研究,且具备高速并行译码能力,因此它在业界得到广泛研究与应用。本文以专用视频传输系统为应用背景,通过研究码的构造方法与编码复杂度,决定选用DVB-S2标准中的IRA LDPC(Irregular Repeat_Accumulate)码与RS(Reed-Solomon)码级联,设计符合视频传输要求的编译码器。通过分析IRA LDPC码的结构,采用串行Turbo码编码方法并利用双端口RAM实现编码的FPGA设计。针对这种编码方法在不同校验矩阵上的应用缺陷,本文提出基于行排列的串行Turbo码编码方法,适用范围更广。在研究了概率域及对数域BP译码算法的基础上对简化的最小和算法进行修正,通过Matlab仿真确定其最优的修正系数,使其纠错性能接近于BP译码算法但硬件实现复杂度大大降低。为提高校验节点及变量节点的更新速度,分析了SMP与RMP两种不同的信息调度方式。经仿真验证表明,采用RMP调度方式的修正过的最小和算法在运算复杂度、纠错性能以及硬件实现复杂度之间取得了较好的折衷。鉴于全串行译码器速度慢,全并行译码器网络路由异常复杂的情况,采用部分并行结构译码器解决了相互关联的逻辑节点之间的通信问题且保证了足够的运算速度。本文中译码器设计的特色在于通过将大的存储块划分为较小的块,然后对这些较小的存储块同时操作,在不降低运算速度以及不提高操作复杂度的情况下可以方便的对存储器中的信息进行存取。此结构与DVB-S2标准的奇偶校验矩阵有密切联系,通过这种结构化的存取方式,可以实现这种看似随机的LDPC码的正确译码。部分并行结构相比于串行译码方式,在提高译码速率的同时极大的节省了RAM资源,在全串行与全并行译码器之间取得了较好的折衷。