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在射频前端芯片当中，锁相环作为提供本征信号的关键模块，其功耗占整个芯片的比例较大，因此研究低功耗的锁相环很有必要。本论文介绍了在模拟电荷泵锁相环中的功耗优化，以及一个低功耗低面积的全数字锁相环。 在x波段2/3级联式分频器结构中，分析了TSPC结构分频器的最高工作频率，以及2/3级联的延时问题，最大化的节约功耗，相比较CML结构而言，能够节约功耗达15mA。 在GPS的应用当中，介绍了向前切换的32/31预分频器的设计。为了进一步优化功耗，设计了4/5同步分频器级联二分频的结构，同样分析了4/5分频器的设计以及32/33预分频器环路的延时特性，利用相位调整的方法，有效的确保频率范围内正常工作，相比相位切换结构优化功耗1.3mA左右。 另外，为了满足GPS两种模式射频前端的需求，设计了支持双模切换的输出缓冲链，其支持输出到有源混频器的稳定摆幅信号以及输出端无源混频器的满摆幅25％占空比信号。 结合数字电路低功耗特点，基于bang-bang数字锁相环的结构，设计了一个新的低功耗、低面积的全数字锁相环架构，基于相位内插分频器以及两级环形振荡器。利用多次相移的方法有效消除了相位内插器中相移过程的毛刺。并且其带宽可变，锁定更快。仿真验证了环路的工作状态，粗略估计其总功耗可以控制在3mA左右。