随着集成电路设计的飞速发展,集成电路的测试已经成为一个越来越困难的问题,测试和可测性设计(Design For Testability,DFT)技术已经成为集成电路领域中一个重要的研究方向。片上网络(Network-on-Chip,NoC)做为微系统芯片(System-on-Chip,SoC)的一种拓展,结构规模巨大,并且内部互连复杂,在高速通信时的线间串扰故障也越来越严重,这就对NoC串扰故障测试提出了更高的要求,因此,研究NoC互连串扰测试结构对NoC及未来集成电路测试的发展有重要意义。本文首先概述了测试的原理及类型和可测性设计,描述了几种集成电路可测性设计技术的基本原理。接着介绍了串扰的定义与耦合机理,并针对包括NoC在内的高速互连电路中串扰的影响因素进行了仿真分析。NoC通讯模块中,路由开关的互连线间的串扰问题极为严重,本文对路由开关间互连线采用最大攻击者串扰故障模型(Maximal Aggressor Fault, MAF),对MAF的六种模型进行了HSPICE仿真分析,并针对NoC路由开关间互连线的串扰测试,设计了内建自测试(Build-in Self-Test,BIST)结构。BIST结构采用Verilog语言实现代码设计,首先在ModelSim中进行了功能仿真,然后在Xilinx公司的集成开发软件ISE中对BIST电路进行了综合,得到寄存器传输级(Register Transfer Level, RTL)原理图和电路在FPGA中的资源利用率,并用功耗分析器XPower对电路进行了功耗分析,得到电路总功耗,然后在引脚与区域约束编辑器PACE中进行电路在FPGA内部的管脚分配,最后将生成的.bit配置文件下载到FPGA中,用在线逻辑分析仪ChipScope Pro Analyzer观察内部信号的数据流并实时采样,得到信号时序波形。通过功能仿真和时序波形表明,本文设计的NoC路由开关间互连线的内建自测试结构,能够对NoC互连线的MAF串扰故障进行高效检测,具有很高的故障覆盖率。这对进一步研究NoC的测试方法做了一个很好的铺垫,今后在这个领域还需要更深入的研究。