随着集成电路制造工艺进入14nm及以下技术节点，芯片内关键层上的图形特征尺寸(Critical Dimension，CD)已经超过了193nm浸没式光刻单次曝光的极限。为了解决这一问题，光刻工艺相关的研究人员提出了各种新型的技术和工艺，如:负显影技术(Negative Tone Develop，NTD)、多重图形技术(Multiple Patterning，MP)、设计工艺协同优化技术(Design Technology Co-Optimization，DTCO)等。　　NTD技术是解决特征尺寸较小而周期较大图形的高保真度成像的关键技术，目前已被应用于14nm节点下金属层、接触孔层和通孔层的光刻工艺中。相比于传统的正显影工艺，结合了亮场掩模的NTD技术具有更大的工艺窗口和更小的边缘粗糙度。多重图形技术是利用浸没式光刻实现7nm及以下技术节点图形化的必备技术。相比于基于拆分的多重图形技术，基于侧墙转移的多重图形技术具有更小的边缘粗糙度。切割工艺是基于侧墙转移的多重图形技术实现二维图形曝光的必备手段，较高的图形复杂度和非直观的图形特征使其成为产业界的研究重点。以上两种技术都是通过优化工艺参数实现设计图形的光刻方案。随着图形周期的进一步缩小，需要设计和工艺的协同优化才能满足芯片可制造性的要求，即DTCO技术。DTCO技术是近年来业界的研究热点，它解决了现有芯片设计和工艺研发过程中，设计端和工艺端的分离导致无法针对具体目标进行协同优化的问题。在7nm及以下技术节点，应用DTCO技术能够有效改善光刻工艺窗口、提升良率。　　以上关键技术和工艺在产业化应用中存在以下问题:　　(1)目前中国尚未开展负显影工艺相关的研究工作，也不存在一个工程化的负显影建模方法，而且光源-掩模协同优化技术中未考虑负显影模型，所得优化光源存在仿真精度不足的问题;　　(2)现有基于浸没式光刻的切割层曝光解决方案具有套刻误差较大的风险，而基于极紫外光刻的切割层曝光方案成本过高;　　(3)现有DTCO技术未充分考虑标准单元之间的热点图形，对实际版图中出现的各种图形的覆盖率较低。　　针对以上问题，本论文开展了以下三个方面的研究工作。　　(1)在负显影模型研究方面:　　a)对比分析了正显影工艺和负显影工艺，探索了负显影工艺下光刻胶体积收缩的机理。研究表明，光刻胶体积收缩的原因为:去保护反应生成的部分产物具有挥发性，能够扩散至光刻胶的表面并从光刻胶表面逃逸。挥发物分子逃逸后所留下的空洞达到一定程度后，开始发生坍塌，导致光刻胶体积的收缩。　　b)提出了一种建立负显影模型的方法。通过优化测试图形的设计流程，得到了可自由定制的测试图形及相应的测试文件。利用参数空间的概念，从图形覆盖率的角度选取了用于校准的测试图形。在此基础上，提出了一种可用于产业化的光刻胶负显影模型的建立流程，所建立的负显影模型已应用于14nm节点逻辑器件的大规模量产中。研究表明，利用该流程建立的负显影模型对一维图形预测的误差在2.5nm以下，相比于现有模型具有更高的仿真精度。　　c)提出了结合负显影模型的光源-掩模协同优化方法。在分析高斯模糊模型在正显影工艺与负显影工艺中不同表现的基础上，利用前述研究方法建立的负显影模型，建立了结合负显影模型的光源-掩模协同优化方法。研究结果表明，本文建立的方法能够有效提高仿真结果的准确度，在提升光源优化效率的同时达到提高光源优化精度的效果。　　(2)在切割层的光刻解决方案研究方面:　　a)系统分析了7nm技术节点关键层的基本设计规则，从理论的角度研究了各关键层的光刻解决方案;　　b)首次分析了多电子束光刻应用于切割层的可行性。在详细计算自对准多重图形技术中的切割层的关键尺寸和套刻误差的基础上，从分辨率、套刻误差、成本的角度，对比分析了193nm浸没式光刻、极紫外光刻、多电子束光刻实现切割层图形的方案。结果表明，当多电子束光刻的指标达到分辨率小于32nm、套刻误差小于2.8nm、产能在5-10晶圆每小时，则该技术相比于其他两种技术具有一定优势。　　(3)在DTCO技术的研究方面:　　提出了两种DTCO技术:基于标准单元的DTCO技术，基于大规模随机版图的DTCO技术。　　a)在基于标准单元的DTCO技术中，首先对初始的标准单元库中的单元进行布局布图，然后对布局后版图的关键层进行光刻仿真，检查标准单元中潜在的坏点图形，最后对标准单元的版图和相应的设计规则进行优化。研究结果表明，本方法能够在工艺研发阶段实现对标准单元的优化设计，获得更大的工艺窗口。　　b)在基于大规模随机版图的DTCO技术中，首先根据给定的设计规则，利用大规模随机版图生成软件产生具有较高的覆盖率的图形，然后对生成的随机版图进行光刻仿真，并评估随机版图的光刻工艺窗口和可制造性，最后对随机版图和相应的设计规则进行优化。研究结果表明，本方法适用于工艺研发初期设计规则的优化和坏点图形库的建立。