YHFT-DX芯片是一款采用65nm CMOS工艺，目标工作频率为800MHz的高性能DSP。论文以YHFT-DX芯片的层次化设计为项目背景，对层次化逻辑综合、层次化物理设计和芯片级互连等问题进行了研究，主要完成了以下工作：1)采用CCWSR策略对YHFT-DX芯片的RTL级代码进行了层次化综合。针对子模块的划分和约束分配进行了深入研究，并将低功耗技术应用到了子模块和全芯片的设计中，在满足时序的同时降低了系统功耗。和展平化综合方法相比，虽然层次化综合的面积增加了大约2.5%，但动态功耗却降低了20%，综合一次的时间更是降低到只有前者的1/8；2)使用层次化设计方法完成了YHFT-DX芯片的物理设计，主要包括芯片的布图规划、电源规划、子模块的划分和约束分配、时钟树的综合优化、布局布线和静态时序分析等物理设计流程。以L1D_Top模块为例介绍了子模块的展平化物理设计流程。通过使用层次化设计流程，提高了设计的并行化，缩短了设计周期。和展平化物理设计流程相比，层次化设计流程所需时间仅为前者的50%左右；3)采用焊料凸点制备倒装芯片的互连方法完成了设计的芯片级互连。芯片的互连开始于芯片的布图规划完成之后，和芯片的物理设计是一个并行的过程。物理设计完成后，通过芯片级互连的迁移完成了设计的合并。在芯片级互连过程中，提出了一种加速互连的方法，将手动互连的工作量降低了50%以上，加速了项目的完成，并提高了设计的可维护性。4)对最终版图进行了物理设计规则验证和功耗分析。芯片的最终物理设计完成后，不仅采用了自动布局布线工具自带的验证工具进行检查，还使用Calibre等专门的sign-off工具对版图进行了彻底的检查和验证。使用RedHawk对芯片功耗和电压降进行了分析，对违反设计要求的地方进行了手动修改，最终将电压降控制在了5%以内。通过使用以上层次化设计和芯片级互连方法，提高了设计的并行性，缩短了设计周期，并达到了800MHz的设计目标。