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串行RapidIO技术在高速嵌入式系统内部的信号交换方面存在独特的优势,RapidIO具有很强的信号传输能力,同时RapidIO协议在各个方面都有着很详细的规定,可以用硬件电路保证高速信号传输的可靠性,而且RapidIO具有极低的延迟和高带宽,支持任意方式的互连拓扑结构,极大地提高了系统的灵活性。因此,RapidIO技术得到了广泛的应用。本文首先对RapidIO的协议规范体系进行了深入的介绍。具体分析了RapidIO协议规范的基本层次结构、操作和包的格式,并对RapidIO协议规范的逻辑层、传输层以及物理层的功能和结构进行了详细的归纳和总结。在对协议规范进行了深入了解的基础上,本文完成了对RapidIO接口的物理层硬件结构设计。具体的硬件设计将物理层划分为物理编码子层、串行协议层、Buffer及包处理模块、物理媒介附属子层四个部分。物理编码子层的设计又分为8b/10b编解码模块、空闲序列产生模块、通道同步状态机和1x端口初始化状态机。串行协议层的设计分为CRC-16产生与校验模块、控制符号产生及校验模块、发送状态机和接收状态机。其中在CRC-16产生与校验模块的设计中,由于传统的CRC-16产生方案中,包在最后一个周期不同结束边界的情况增加了CRC运算的设计难度;而在CRC-16校验方案中,传统的方案存在关键路径过长或者资源占用过多的缺点。针对这些存在的问题,分别提出了一种改进的CRC-16产生及CRC-16校验方案。Buffer及包处理模块的设计分为发送Buffer及包处理模块和接收Buffer及包处理模块。而物理媒介附属子层则直接采用Xilinx提供的高性能SerDes IP。所设计的RapidIO接口支持单通道(1x)3.125G波特率的传输速率。最后,使用硬件描述语言Verilog完成了RapidIO接口各个模块的RTL级代码编码,同时使用Modelsim仿真工具对接口的各个模块及整个接口的功能进行了仿真验证,仿真结果证明了本文设计的正确性与可行性。