随着集成电路技术不停地发展,芯片的集成度与复杂度也随之提升,片上网络（Network-on-chip,No C）逐渐向三维架构发展。三维片上网络（three Dimensional Network-on-Chip,3D No C）利用硅通孔（Through Silicon Via,TSV）技术通过在竖直方向将多个二维平面的No C堆叠起来,实现层间互连,减短了互连线的长度,提升了整个系统的集成度。但随着3D No C上集成的IP核数量逐渐增多,IP核之间的互连方式也随之变得复杂,增加了3D No C资源内核测试工作的难度。因此,在多个约束条件下提出一种高效的3D No C测试规划方案,以此减少测试时间达到缩减芯片测试成本的目的,具有较高的研究意义。本文针对3D No C IP核并行测试工作难度大且复杂、测试效率低等问题,根据3D No C的测试特点提出一种基于流水线计算的3D No C测试规划方法。首先分析了3D No C的结构特征以及对IP核测试的相关技术加以介绍,重用No C作为测试访问机制;然后在系统总功耗以及层功耗的双重约束下,采取多播流水线并行测试方法对片内同构核进行测试以及提出一种结合改进XYZ路由算法的单播测试方法对异构核进行测试的测试策略;最后在上述测试策略的基础上,提出一种改进人工蜂群算法并设计了相应的编码方式,将测试规划问题映射成改进ABC算法寻优问题,以求解最佳测试规划方案。以测试基准集ITC’02中几种具有代表性的电路作为实验对象,实验结果表明,本文所提测试方法相比于其他测试调度优化方法具有优越性,可以有效地提升IP核测试效率,降低芯片的测试成本;改进XYZ路由算法可缓解网络拥塞程度,避免资源冲突现象造成的等待时间过长,实现了系统总测试时间的二次优化;改进ABC算法能够高效快速地求出最佳测试规划方案,缩短测试时间,相比于其他方法本文方法最大测试时间优化率能够达到15.76%,有效地提升了测试效率。