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JPEG2000是新一代静止图像压缩标准,由于其优异的压缩特性,应用领域越来越广泛。码率控制是JPEG2000编码的重要过程,其算法的优劣直接决定着整个编码效率的高低和压缩图像质量的好坏。因此,研究并提出适合于硬件实现的高效码率控制算法,以减少编码时间和存储资源,对于JPEG2000发展和应用都具有重要的现实意义。首先,本文介绍了JPEG2000标准中主要编码过程,在课题组已完成工作的基础上,本文软件实现JPEG2000核心处理算法编码和解码,为实现JPEG2000码率控制奠定了坚实的基础。接着,在充分分析已有的码率控制算法基础上,本文提出了一种适合于硬件实现的码率控制新算法,其控制精度接近JPEG2000标准推荐的PCRD算法,而大大提高编码效率,降低编码计算冗余。通过软件验证,在甚低码率情况下,编码通道数减少90%以上。然后,根据提出的新算法,本文完成码率控制系统的VLSI结构设计。详细设计了码率控制系统的硬件结构,编写码块字节预分配、Tier1编码器和通道斜率计算与调整等关键模块的Verilog代码,完成了功能仿真和时序仿真。最后,为了对码率控制系统进行FPGA验证,设计了一种软硬协同工作的验证系统。硬件完成Tier1编码和码率控制,软件完成小波变换、Tier1解码、小波逆变换及串口收发等功能。通过原始图像和重构图像质量(PSNR)的比较,最终得到码率控制效果。